KR940006361B1 - 반도체 기억장치 및 그 제어방법 - Google Patents

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내용 없음.

Description

반도체 기억장치 및 그 제어방법

제 1 도는 이 발명의 한 실시예에 의한 LIFO장치의 구성을 표시하는 블록도.

제 2 도는 제 1 도의 LIFO장치에 있어서 어드레스의 동향을 표시하는 도면.

제 3 도는 제 1 도의 LIFO장치에 포함되는 기억회로의 구성을 표시하는 회로도.

제 4 도는 제 1 도의 LIFO장치에 포함되는 어드레스 포인터의 구성을 표시하는 블록도.

제 5 도는 제 4 도의 어드레스 포인터의 동작을 설명하기 위한 도면.

제6a도, 제6b도 및 제6c도는 제 1 도의 LIFO장치의 동작을 설명하기 위한 타이밍 챠트로서, 제6a도는 페이스 1을 표시하는 도면, 제6b도는 페이스 2를 표시하는 도면, 제6c도는 페이스 3를 표시하는 도면.

제 7 도는 종래의 LIFO장치의 구성을 표시하는 블록도.

제 8 도는 제 7 도의 LIFO장치에 있어서 어드레스의 동향을 표시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 기억회로 2 : 기록 어드레스 포인터

3 : 판독 어드레스 포인터 4 : 기록 데이타 래치회로

5 : 판독 데이타 래치회로

본 발명은 반도체 기억장치 및 그 제어방법에 관한 것으로, 특히 최후에 기록된 데이타가 최초에 판독되는 LIFO(Last - In First - Out)장치 및 그 제어방법에 관한 것이다.

LIFO장치는 예를들면 복사기에 있어서 양면복사시에 종이의 이면에 복사를 행하는 경우나, 좌우가 반대의 복사를 행하는 경우 등에 사용된다.

제 7 도는 일본국 실개소 62-175499호 공보에 개시된 종래의 LIFO장치의 구성을 표시하는 블록도이다.

이 LIFO장치는 제 1 의 메모리(11), 제 2 의 메모리(12), 기록 어드레스 카운터(13), 판독 어드레스 카운터(14) 및 멀티플렉서들(15,16)로 이루어진다.

기록어드레스 카운터(13)의 출력 및 판독 어드레스 카운터(14)의 출력은 멀티플랙서들(15,16)에 의하여 멀티플렉싱(multiplexing)되어 메모리 11 및 메모리 12에 기록 어드레스 또는 판독 어드레스로서 제공된다.

메모리 11로 기록어드레스가 제공될 때에는 메모리 12로는 판독 어드레스가 제공되고, 메모리 11로 판독 어드레스가 제공될때에는 메모리 12로 기록어드레스가 제공된다.

기록어드레스 카운터(13)는 기록리세트 신호(WRST)에 의하여 어떤 특정의 어드레스, 예를들면, 0번지로 설명되고, 그후, 기록 클럭 신호(WCK)에 동기하여 얼 카운트(up-count) 동작을 행한다.

판독 어드레스 카운터(14)는 판독 리세트 신호(RRST)에 의하여 어떤 특정의 어드레스, 예를들면, n번지로 설정되고 그후, 판독 클럭신호(RCK)에 동기하여 다운 카운트(down-count)동작을 행한다.

제 8 도는 제 7 도의 LIFO장치에 있어서 기록 어드레스 및 판독 어드레스의 동향을 표시하는 도면이다. 페이스(phase) 1에서는 메모리 11이 기록동작을 행하고, 메모리 12는 판독동작을 행한다.

또, 기록어드레스 카운터(13)는 업 카운트 동작을 행함으로써 기록어드레스가 0번지로부터 n-1번지까지 순차로 증가된다.

한편, 판독 어드레스 카운터(14)는 다운 카운트 동작을 행함으로써 판독 어드레스가 n-1번지로부터 0번지까지 순차로 감소된다. 페이스 1에서, 메모리 12로부터 판독되는 데이타는 페이스 1 이전에 기록된 데이타이다.

페이스 2에서는, 메모리 11이 판독동작을 행하고, 메모리 12는 기록동작을 행한다.

이 경우도, 기록 어드레스 카운터(13)는 업 카운트 동작을 행함으로써 기록 어드레스가 0번지부터 n-1번지까지 순차로 증가된다.

또, 판독 어드레스 카운터(14)는 다운 카운트 동작을 행함으로써 판독 어드레스가 n-1번지부터 0번지까지 순차 감소된다. 페이스 2에서, 메모리 11로부터 판독되는 데이타는 페이스 1에서 기록된 데이타이며, 기록된 순번과는 반대의 순번으로 판독된다.

페이스 3 이후에서도 마찬가지 동작이 반복되고, 데이타의 연속적인 기록 및 판독이 가능한 LIFO동작이 실현된다.

상기와 같이, 종래의 LIFO장치에는, 2개의 메모리(11,12)가 필요함과 아울러, 멀티플렉서(15,16) 및 어드레스 카운터(13,14) 등의 기능을 가지는 로직 IC가 필요하다.

이 때문에 구성부품이 수가 많게 되고 기판의 면적이 커지게 되는 등의 문제가 야기된다.

한편, 일본국 특개소 60-262242호 공보, 동국 특개소 63-153787호 공보 등에 기억회로, 기록 포인터 및 판독 포인터를 구비한 FIFO(First - In First - Out)회로가 개시되어 있다.

이런 FIFO회로에 있어서는 기록이 항상 판독에 선행하도록 제어가 행하여지도록 하여 선입선출(先入先出) (FIFO) 동작을 실현하고 있다.

이런 FIFO회로를 사용하여 LIFO동작을 실현하는 것이 고려될 수도 있지만, 이런 FIFO회로에 있어서는 단순히 판독이 항상 기록에 선행하도록 제어를 행하여도 연속적인 기록 및 판독이 가능한 LIFO 동작을 실현하는 것이 가능하지 않게 된다.

본 발명의 목적은 종래에 비해 작은 크기를 가지면서 저가인 LIPO시스템 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은 보다 적은 구성요소로써 연속적인 기록 및 판독 동작이 가능한 LIFO장치를 제공하는 것이다.

본 발명의 또다른 목적은 보다 적은 구성요소로써 연속적인 기록 및 판독이 가능한 LIFO동작을 수행하기 위한 제어방법을 제공하는 것이다.

본 발명에 따른 반도체 기억장치는 데이타를 각각 기억하기 위한 복수의 기억수단, 복수의 기억수단을 순서대로 선택하고 외부로부터 제공되는 데이타를 그 선택된 기억수단에 기록하기 위한 제 1 의 선택수단 및, 복수의 기억수단을 순서대로 선택하고 그 선택된 기억수단에 기억된 데이타를 판독하기 위한 제 2 의 선택수단을 포함한다.

상기 제1 및 제 2 의 선택수단 각각은 상기 복수의 기억수단을 소정의 순서대로 선택하는 제 1 의 모드와, 상기 복수의 기억수단을 소정의 순서와는 반대의 순서로 선택하는 제 2 의 모드를 반복적으로 그리고 교대로 수행한다.

또, 제 2 의 선택수단에 의한 선택이 제 1 의 선택수단에 의한 선택에 선행하도록 제어된다.

본 발명의 다른 특징으로서, 복수의 기억수단과 제 1 의 선택수단 및 제 2 의 선택수단을 포함하는 반도체 기억장치를 제어하는 제어방법에 있어서, 상기의 제어는 다음과 같이 이루어진다.

즉, 제1 및 제 2 의 선택수단 각각은 복수의 기억수단을 소정의 순서로 선택하는 제 1 의 모드와, 복수의 기억수단을 소정의 순서와는 반대의 순서로 선택하는 제 2 의 모드를 반복하도록 제어된다.

또, 제 2 의 선택수단에 의한 선택이 제 1 의 선택수단에 의한 선택에 선행하도록 제어된다.

제 1 의 모드 동안에는, 제 2 의 선택수단에 의한 선택이 제 1 의 선택수단에 의한 선택에 선행하면서, 제1 및 제 2 의 선택수단 각각이 복수의 기억수단을 소정의 순서로 선택한다.

이렇게 하는 것에 의해 복수의 기억수단에 기억되어 있는 데이타가 소정의 순서에서 판독되면서, 외부로부터 제공되는 데이타가 계속하여 복수의 기억수단에 상기 소정의 순서로 기록된다.

제 2 의 모드 동안에는, 제 2 의 선택수단에 의한 선택이 제 1 의 선택수단에 의한 선택에 선행하면서, 제1 및 제 2 의 선택수단 각각이 복수의 기억수단을 제 1 의 모드와는 반대의 순서로 선택한다.

이렇게 하는 것에 의해 제 1 의 모드에서 복수의 기억수단에 기록된 데이타가 기록된 순서와는 반대의 순서로 판독되면서 외부로부터 제공되는 데이타가 계속하여 복수의 기억수단에 상기 반대의 순서로 기록된다.

마찬가지로 하여, 제 1 의 모드 및 제 2 의 모드가 서로 교차하여 반복된다.

이와 같은 방식으로, 각 모드 동안에, 그 모드 이전의 모드에서 기록된 데이타가 그 기록된 순서와는 반대의 순서로 순차로 판독됨과 아울러, 계속해서 새로운 데이타가 순차로 기록된다.

그 결과, 최후에 기록된 데이타가 최초에 판독되는 LIFO 동작이 실현된다.

본 발명의 또다른 특징으로서, 본 발명에 따른 반도체 장치는 데이타를 각각 저장하는 위한 소정의 어드레스들을 갖는 복수의 기억수단과, 제 1 의 방향을 갖는 제 1 의 순서로 상기 복수의 기억수단의 어드레스들을 순서대로 포인트(point)하여 선택된 어드레스들의 제 1 의 순서로 저장된 데이타를 판독하는 판독 포인터 수단과, 동일한 제 1 의 방향을 갖는 동일한 제 1 의 순서로 상기 복수의 기억수단의 어드레스들을 순서대로 포인트하여 외부로부터 제공된 데이타를 선택된 어드레스들의 제 1 의 순서로 기록하는 기록 포인터수단을 포함하고, 상기 판독 포인터수단은 상기 기록 포인터수단이 각각의 어드레스를 포인트하기 전에 상기 제 1 의 방향으로 상기 각각의 어드레스를 포인트하고, 상기 판독 포인터수단 및 상기 기록 포인터수단 각각은 상기 제 1 의 순서와 상기 제 1 의 방향에 반대되는 제 2 의 방향을 갖는 제 2 의 순서 사이에 교대로 외부 리세트 신호에 응답하며, 상기 외부 리세트 신호는 상기 기록 포인터수단이 상기 순서로 최후의 어드레스를 포인트한 후에 동기적으로 제공된다.

본 발명의 바람직한 실시예에 있어서, 상기 판독 포인터수단 및 상기 기록 포인터수단 각각은 상호 직렬로 연결되는 복수의 래치수단을 포함하고, 상기 래치수단들 각각은 소정의 클럭신호에 응답하여 입력된 데이타를 래치하여 출력한다.

본 발명의 다른 실시예에 있어서, 상기 기억수단들 각각은 테이타를 저장하기 위한 용량수단과, 상기 용량수단(capacitance means)에 데이타를 기록하기 위한 제 1 의 전환수단(switchong means)과, 상기 용량수단으로부터 데이타를 판독하기 위한 제 2 의 전환수단을 포함한다.

본 발명의 다른 실시예에 있어서, 상기 제 1 의 전환수단은 제 1 의 트랜지스터를 포함하고, 상기 제 2 의 전환수단은 제 2 의 트랜지스터를 포함한다.

본 발명의 또다른 실시예에 있어서, 상기 기억수단들 각각은 외부로부터 데이타를 받아들이기 위한 입력단과, 데이타를 출력하기 위한 출력단과, 데이타를 저장하기위한 용량수단과, 데이타 기록시 온상태(turn-on)로 되는 제 1 의 트랜지스터와, 데이타 판독시 온 상태로 되는 제 2 의 트랜지스터와, 상기 용량수단에 저장된 데이타에 따라서 온 상태 또는 오프상태(turn-off)로 되는 제 3 의 트랜지스터와, 데이타 판독시 온 상태로 되는 제 4 의 트랜지스터를 포함하고, 상기 제 1 의 트랜지스터는 상기 입력단과 상기 용량수단 사이에 연결되며, 상기 제2 내지 제 4 의 트랜지스터들은 소정의 소오스 전위와 접지 전위 사이에 직렬로 연결된다.

본 발명의 또다른 실시예에 있어서, 상기 포인터수단들 각각은 상기 래치수단들에 대응하여 구성되는 복수의 전환수단을 부가적으로 포함하고, 상기 래치수단들은 n단계(stage)의 래치수단을 포함하며, 상기 제 1 의 방향으로의 선택의 경우에는, 첫번째 단계의 래치수단 내지 n-1번째 단계의 래치수단의 각 출력이 해당 전환수단에 의해 다음 단계의 래치수단의 입력으로 짝지워지고, 상기 제 2 의 방향으로의 선택의 경우에는, 첫번째 단계의 래치수단의 출력이 해당 전환수단에 의해 n번째 단계의 래치수단과 짝지워지게 되면서, 첫번째 단계의 래치수단 내지 n-1번째 단계의 래치수단의 각 출력이 해당 전환수단에 의해 이전 단계의 래치수단의 입력들로 짝지워지게 된다.

본 발명의 또다른 특징으로서, 하나의 칩 상에 형성되는 반도체 기억 장치는 데이타를 저장하기 위한 복수의 기억수단과, 외부로부터 제공되는 제 1 의 클럭신호에 응답하여 상기 복수의 기억수단 중에서 순서대로 하나씩 선택하여 외부로부터 제공된 데이타가 그 선택된 기억수단에 기록되도록 하는 제 1 의 선택수단과, 외부로부터 제공되는 제 2 의 클럭신호에 응답하여 상기 복수의 기억수단 중에서 순서대로 하나씩 선택하여 그 선택된 기억수단에 저장된 데이타가 판독되도록 하는 제 2 의 선택수단을 포함하고, 상기 제 1 의 선택수단은 상기 제 1 의 클럭신호에 응답하여 업 카운트 동작과 다운 카운트 동작을 교대로 반복하는 기록 어드레스 포인터를 포함하며, 상기 제 2 의 선택수단은 외부로부터 제공되는 상기 제 2 의 클럭신호에 응답하여 업 카운트 동작과 다운 카운트 동작을 교대로 반복하는 판독 어드레스 포인터를 포함하며, 상기 기록 어드레스 포인터 및 상기 판독 어드레스 포인터 각각은 상기 업 카운트 동작 및 다운 카운트 동작중 하나에서 상기 기억수단들을 선택하는 제 1 의 모드와 상기 업 카운트 동작 및 다운 카운트 동작 중 다른 하나에서 상기 기억수단들을 선택하는 제 2 의 모드 사이에서 교대로 외부적으로 인가된 리세트 신호에 응답하고, 상기 판독 포인터는 상기 기록 포인트에 의한 어드레스의 선택 보다 선행하여 상기 어드레스를 선택한다.

본 발명의 또다른 특징으로서, 각각의 어드레스들을 갖는 복수의 기억수단과, 이 기억수단들에 데이타가 기록되도록 상기 기억수단들 중 하나를 선택하기 위한 기록 포인터수단과, 상기 기억수단들로부터 데이타가 판독되도록 상기 기억수단들 중 하나를 선택하기 위한 판독 포인터수단을 포함하는 반도체 LIFO 기억장치를 제어하는 방법은 제 1 의 방향을 갖는 제 2 의 소정의 순서로 상기 기억수단들의 어드레스들을 선택하는제 1 의 모드와, 상기 소정의 순서와 반대이고 상기 제 1 의 방향과 반대인 방향을 갖는 제 2 의 순서로 상기 기억수단들의 어드레스들을 선택하는 제 2 의 모드르 상기 기록 포인터수단 및 상기 판독 포인터수단 각각이 반복하도록 제어하고, 상기 모드들 각각에서, 상기 판독포인터수단 및 상기 기록 포인터수단은 업 카운트와 다운 카운트의 동일한 방향을 갖는 동일 순서로 상기 어드레스들을 선택하고, 상기 판독포인터수단은 상기 기록 포인터수단에 의한 각 순서의 어드레스들 각각의 선택에 선행하여 상기 어드레스들 각각을 선택하는 단계와 ; 상기 제 1 의 모드와 상기 제 2 의 모드 사이를 교대하는 상기 기록 포인터수단에 의한 선택순서의 종료시 외부 리세트 신호를 상기 기록 포인터수단 및 상기 판독포인터수단으로 제공하는 단계를 포함한다.

본 발명의 또다른 특징으로서, 반도체 LIPO기억장치는 페이스(phase)들의 연속으로 동작되고 데이타를 저장하기 위한 복수의 개별적 어드레스 지정 가능 기억 위치(a plurality of indivisually addressable memory loca-tion)과 ; 상기 기억 위치들 중 데이타가 기록될 기억 위치들의 순서를 선택하기 위한 기록 포인터수단과 상기 기억 위치들 중 데이타가 판독될 기억 위치들의 순서를 선택하기 위한 판독 포인터수단을 포함하고, 상기 기옥 포인터수단 및 상기 판독 포인터수단 각각은 각 페이스의 동작에서, 상기 기록 포인터수단과 상기 판독 포인터수단이 동일 순서의 상기 기억 위치를 선택하도록 하기 위한 각각의 순서 구축수단(sequenceestablishing means)을 포함하며, 상기 동일 순서는 제1 및 제 2 의 순서들 사이의 상기 연속적인 페이스에서 교대하는 상기 기록 포인터수단과 상기 판독 포인터수단 둘다에 의해 상반되는 방향으로 선택되며, 상기 기록 포인터수단과 상기 판독 포인터수단의 상기 각각의 순서 구축수단은 타이밍 신호들에 응답하는 상기 동일 순서를 구축하고, 상기 판독 포인터수단은, 각 페이스에 있어서, 상기 기록 포인터수단이 기록을 위한 상기 동일 페이스에서 어드레스를 선택하는 것에 선행하여 판독을 위한 각 기억 어드레스를 선택한다.

본 특징의 반도체 장치에 있어서, 상기 복수의 개별적 어드레스 지정 가능 기억 위치는 단일 메모리 구조의 복수의 개별적 어드레스 지정 가능 기억 위치를 포함하는 것이 특징이다.

본 특징의 반도체 장치의 바람직한 실시예에 있어서, 상기 반도체 기억장치는 상기 어드레스 지정 가능 기억 위치들에 기록될 데이타를 입력하기 위한 데이타 인단자(data in terminal)와, 상기 어드레스 지정 가능 기억위치들로부터 판독될 데이타를 출력하기 위한 데이타 아웃 단자(data out terminal)와, 상기 데이타 인 단자에 연결되는 입력과 상기 어드레스 지정 가능 기억 위치들로 상기 입력된 데이타를 제공하는 출력을 갖는 단일의 기록 데이타 래치와, 상기 데이타 아웃 단자와 연결되는 출력과 상기 어드레스 지정 가능 기억 위치들로부터 데이타를 받아들이는 복수의 입력들을 갖는 단일의 판독 데이타 래치를 부가적으로 포함하고, 상기 기록 포인터수단은 상기 어드레스 지정 가능 기억 위치들에 각각 연결됨과 아울러 상기 순서로 상기 개별적 어드레스 지정 가능 위치들의 각 위치들에서 상기 기록 데이타 래치로부터의 상기 입력된 데이타의 기록을 가능하게 하는 복수의 단자들을 갖고, 상기 판독 포인터수단은 상기 어드레스 지정 가능 기억 위치들에 각각 연결됨과 아울러 상기 순서의 상기 개별적 어드레스 지정 가능 위치들의 각 위치들로부터 상기 판독 데이타 래치로 상기 데이타의 출력을 가능하게 하는 복수의 단자들을 갖는다.

본 특징에 따른 반도체 장치에서, 상기 기록 데이타 래치와 상기 판독 데이타 래치는 상기 입력단자들과 상기 출력단자들에 직접적으로 각각 연결됨과 아울러, 상기 어드레스 지정 가능 기억 위치들에 직접적으로 연결되고, 상기 각각의 직접적 연결들은 멀티플렉싱수단 없이 이루어진다.

[실시예]

이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예에 대하여 상세히 설명하겠다.

제 1 도는 본 발명의 한 실시예에 따른 LIFO장치의 구성을 표시하는 블록도이다.

제 1 도를 참조하여, 반도체 칩(CH) 위에는 복수의 기억장치(1)와, 기록 어드레스 포인터(2)와, 판독 어드레스 포인터(3)와, 기록 데이타 래치 회로(4) 및, 판독 데이터 래치회로(5)가 구성된다.

이 FIFO장치로는 외부로부터 기록 리세트 신호(WRST), 기록클력신호(WCK), 판독 리세트 신호(RRST) 및 판독 클럭 신호(RCK)가 제공된다.

이 신호들은 예를들면 타이밍 발생기(100)로부터 제공된다. 데이타 입력단으로 제공되는 데이타(Din)는, 기록클럭 신호(WCK)에 응답하여 기록데이타 래치회로(4)에서 페치(fetch)되어서 기록 어드레스 포인터(2)에 의해 선택되는 기억회로(1)에 기록된다.

한편, 판독 어드레스 포인터(3)에 의하여 선택된 기억회로(1)로부터 판독 데이타 래치회로(5)로 데이타가 판독되고, 그 데이타는 판독 클럭신호(RCK)에 응답하여 출력데이타(Dout)로서 외부로 출력된다.

여기에서 제0번째의 기억회로(1)로부터 제n-1번째의 기억회로(1)까지를 각각 0번지∼n-1번지로 지정한다.

기록 어드레스 포인터(2)가 기록 리세트 신호(WRST)에 의해 리세트 되면, 그 포인터(2)는 특정의 어드레스 예를들면 0번지 또는 n-1번지로 설정된다.

이것에 의하여 기록어드레스 포인터(2)로부터 출력되는 기록어드레스 신호(WO₀혹은 WO_n-1)가 액티브 상태로 된다.

또, 기록 어드레스 포인터(2)는 기록 클럭신호(WCK)에 동기하여 업 카운트 혹은 다운 카운트를 행한다.

이것에 의하여 기록어드레스 신호(WO₀∼WO_n-1)가 순차로 액티브상태로 된다.

기록리세트 신호(WRST)에 의한 리세트 마다 업 카운트 및 단운 카운트가 서로 교대로 전환된다. 판독 어드레스 포인터(3)가 판독 리세트 신호(RRST)에 의하여 리세트 되면 그 포인터(3)는 특정의 어드레스 예를들면 0번지 혹은 n-1번지로 설정된다.

이것에 의하여 판독 어드레스 포인터(3)로부터 출력되는 판독 어드레스 신호(RO₀혹은 RO_n-1)가 액티브 상태로 된다.

또, 판독 어드레스 포인터(3)는 판독 클럭신호(RCK)에 동기하여 업카운트 혹은 다운 카운트를 행한다.

이것에 의하면 판독 어드레스 신호(RO₀∼RO_n-1)가 순차로 액티브 상태로 된다.

판독 리세트 신호(RCK)에 의한 리세트가 이루어 질때마다 업 카운트 혹은 다운 카운트동작이 교대로 전환된다.

제 2 도는 제 1 도의 LIFO장치에 있어서 기록 어드레스 및 판독 어드레스의 동향을 표시한다.

페이스 1에서는, 기록어드레스 포인터 및 판독 어드레스 포인터가 0번지로부터 n-1번지까지 업 카운트를 행한다(즉, 카운트를 늘려 간다).

이 경우, 판독 어드레스 포인터에 의해 지정되는 판독어드레스가 기록 어드레스 포인터에 의해 지정되는 기록 어드레스에 선행하며 기록 어드레스가 판독 어드레스를 추월하는 일은 없다.

페이스 2에서는, 기록 어드레스 포인터 및 판독 어드레스 포인터가 n-1번지로부터 0번지까지 다운 카운트를 행한다(즉, 카운트를 줄여간다).

이 경우도, 판독 어드레스가 기록 어드레스에 선행하며 기록 어드레스가 판독 어드레스를 추월하는 일은 없다.

페이스 2에서는, 페이스 1에서 기록된 데이타가 기록된 순서와는 반대의 순서로 판독된다.

페이스 3에서는, 페이스 1에서와 마찬가지로 기록 어드레스 포인터 및 판독 어드레스 포인터가 0번지로부터 n-1번지까지 업 카운트를 행한다.

이 경우도, 판독 어드레스가 기록 어드레스에 선행하며, 기록 어드레스가 판독 어드레스를 추월하는 일은 없다.

페이스 3에서는 페이스 2에서 기록된 데이타가 기록된 순서와는 반대의 순서로 판독된다.

이상과 같은 어드레스의 동향에 의해 단일의 LIFO 장치에 의해 수행될 수 있는 연속적인 기록 및 판독이 가능한 LIFO 동작이 실현된다.

제 3 도에는 기억회로(1)의 구체적인 회로구성이 표시되어 있다.

제 3 도에 있어서 i는 0∼n-1중 하나의 정수를 나타낸다. 이 기억회로(1)는 N채널 트랜지스터(T1∼T4) 및 기억용량(C1)을 포함한다.

트랜지스터 T2, T3 및 T4는 그들이 전부 온(turn-on)될때에 출력단(b)에서의 전위가 「L」레벨이 되도록 설정되어 있다. 데이타의 기록시에는 단자(C)에 제공되는 기록 어드레스 신호(WQi)가 「H」레벨로 상승한다.

그것에 의하여 트랜지스터 T1이 온 상태로 되고 입력단(a)로 제공되는 데이타(Din)가 기억용량(C1)에 기록된다.

한편, 데이타의 판독시에는 단자(d)에 제공되는 판독 어드레스 신호(RQi)가 「H」레벨로 상승한다.

그것에 의하여 트랜지스터 T2, T4가 온상태로 된다.

기억용량(C1)에 데이타 "1"이 기록되어 있을 때에는 트랜지스터 T3가 온상태로 된다.

그결과, 출력단(b)에는 「L」레벨의 데이타가(Dout)가 나타난다. 반대로 기억용량(C1)에 데이타 "0"이 기록되어 있을 때에는 트랜지스터 T3은 오프상태 그대로이다.

그결과, 출력단(b)이 전위가 트랜지스터 T4에 의해 풀업(pull up)되고, 출력단(b)에는 「H」레벨의 데이타(Dout)가 나타난다.

제 4 도는 어드레스 포인터의 구체적인 구성을 표시한다. 제 1 도에 표시하는 기록 어드레스 포인터(2)와 판독 어드레스 포인터(3)는 제 4 도에 표시하는 구성을 가진다.

제 4 도에 있어서, 클럭신호(CK)는 기록 클럭 신호(WCK) 또는 판독 클럭 신호(RCK)에 상당하고, 리세트 신호(RST)는 기록 리세트 신호(WRST) 또는 판독 리세트 신호(RRST)에 상당한다.

또 어드레스 신호(Q₀∼Q_n-1)는 기록 어드레스 신호(WQ₀∼WQ_n-1) 또는 판독 어드레스 신호(RQ₀∼RQ_n-1)에 상당한다.

이 어드레스 포인터 n개의 D형 플립플롭(FF₀∼FF_n-1) 및 전환수단인 n개의 스위치 회로(S₀∼S_n-1)를 포함한다.

스위치회로(S₀∼S_n-1)는 업 카운트 동작일때에 단자 UP측으로 전환되고 다운 카운트 동작일때에 단자 DW측으로 전환된다. 스위치(S₀∼S_n-1)는 리세트 신호(RST)에 의한 리세트 마다 서로 교대로 전환된다.

다음에, 제 5 도를 참조하면서 제 4 도의 어드레스 포인터의 동작을 설명한다.

우선, 시간 t₁에서, 어드레스 신호 Q₀는 「H」레벨로 되고 다른 어드레스 신호들은 「L」레벨로 된다.

다음에 시간 t₂에서, 어드레스 신호 Q₁이 「H」레벨로 되고 다른 어드레스 신호들은 「L」레벨로 된다.

마찬가지로 하여, 어드레스 신호 Q₂∼Q_n-2가 순차로 「H」레벨로 된다.

최후의 시간 t_n에서, 어드레스 신호 Q_n-1이 「H」레벨로 되고 다른 어드레스 신호들은 「L」레벨로 된다.

다운 카운트 동작에 있어서는 반대로 어드레스 신호 Q_n-1로부터 어드레스 신호 Q₀까지 순서대로 「H」레벨로 된다.

다음에 제6a도∼제6c도의 타이밍 차트를 참조하면서 제 1 도의 LIFO 장치의 상세한 동작을 설명한다.

제6a도∼제6c도는 각각 페이스 1∼페이스 3을 표시하고 있다.

기록 리세트 신호(WRST)가 로우 레벨로 하강된 후 기록 클럭 신호(WCK)의 2주기분의 기간이 리세트 사이클로 된다.

마찬가지로, 판독 리세트 신호(RRST)의 하강후 판독 클럭 신호(RCK)의 2주기 분의 기간이 리세트 사이클로 된다.

페이스 1 및 3에서는 리세트 사이클 후, 0사이클∼n-1 사이클이 순서대로 계속된다.

페이스 2에서는, 리세트 사이클 중 n-1 사이클∼0사이클이 순서대로 계속된다.

여기에서 0사이클∼n-1 사이클은 각각 0번지∼n-1번지에 데이타가 기록되거나 0번지 n-1번지로부터 데이타가 판독되는 사이클을 의미한다.

우선, 페이스 1의 판독 클럭 신호(RCK)에 주목하면, 리세트 사이클에 있어서 판독 클럭 신호(RCK)의 2번째의 상승에 응답하여 판독 어드레스 신호 RO₀은 액티브 상태로 된다.

이것에 의해 0번지에 기억된 데이타 「0」이 판독된다. 다음에 0사이클에 있어서, 판독 클럭 신호(RCK)의 최초의 상승에 응답하여 0번지로부터 판독된 데이타 「0」이 판독 데이타 래치회로(5)에 래치되어 외부로 출력된다. 이때, 판독 어드레스 신호 RQ₁은 액티브 상태로 되고 1번지에 기억된 데이타 「1」이 판독된다.

마찬가지로 하여 판독 어드레스 신호들 RQ₂∼RQ_n-1이 순차로 액티브 상태로 되고 2번지∼n-1번지에 기억된 데이타 「2」∼「n-1」가 순차로 출력된다.

한편, 기록 클럭 신호(WCK)에 주목하면, 리세트 사이클 및 0사이클 후, 1사이클에 있어서 기록 클럭신호(WCK)의 최초의 상승(0사이클에 있어서 기록 클럭 신호(WCK)의 최후의 상승)에 응답하여 외부로부터 제공되는 데이타 「0'」가 기록 데이타 래치회로(4)에 래치된다.

이때, 기록 어드레스 신호 WQ₀은 액티브 상태로 되고, 기록 데이타 래치회로(4)에 래치된 데이타 「0'」이 0번지에 기록된다.

마찬가지로 하여 기록 어드레스 신호들 WQ₁∼WQ_n-1이 순차로 액티브 상태로 되고, 외부로부터 제공된 데이타 「1'」∼「n-1'」이 순차로 1번지∼n-1번지에 기록된다.

다음에, 페이스 2의 판독 클럭 신호(RCK)에 주목하면, 우선 판독 어드레스 신호 RQ_n-1이 액티브 상태로 되고, 페이스 1에서 n-1번지에 기록된 데이타 「n-1'」가 판독된다.

마찬가지로 하여 판독 어드레스 신호들 RQ_n-2∼RQ₀이 순차로 액티브 상태로 되고, 페이스 1에서 n-2번지∼0번지에 기록된 데이타 「n-2'」-「0'」이 순차로 판독된다.

한편, 페이스 2의 기록 클럭 신호(WCK)에 주목하면, 우선 기록 어드레스 신호 WQ_n-1이 액티브 상태로 되로 외부로부터 제공된 데이타 「0"」가 n-1번지에 기록된다.

그리고 기록 어드레스 신호들 WQ_n-2∼WQ₀이 순차로 액티브 상태로 되고 외부로부터 제공되는 데이타 「1"」∼「n-1"」가 n-2번지∼0번지에 순차로 기록된다.

다음에 페이스 3의 판독 클럭 신호(RCK)에 주목하면, 우선 판독 어드레스 신호 RQ₀이 액티브 상태로 되고, 페이스 2에서 0번지에 기록된 데이타 「0"」가 판독된다.

마찬가지로 하여, 판독 어드레스 신호들 RQ₁∼RQ_n-1이 순차로 액티브 상태로 되고, 페이스 1에서 1번지∼n-1번지에 기록된 데이타 「1'」∼「n-1"」가 순차로 판독된다.

한편, 페이스 3의 기록 클럭 신호(WCK)에 주목하면, 우선 기록 어드레스 신호 WQ₀이 액티브 상태로 되고, 외부로부터 제공되는 데이타 「0^…」가 0번지에 기록된다.

마찬가지로 하여 기록 어드레스 신호 WQ₁∼WQ_n-1이 순차로 액티브 상태로 되고, 외부로부터 제공된 데이타 「1^…」∼「n-1^…」가 1번지∼n-1번지에 순차로 기록된다.

상기와 같이 페이스 1∼3에서는 판독 어드레스가 기록 어드레스에 선행하도록 어드레스 지정이 행하여진다.

페이스 1 및 3에서는 0번지∼n-1번지가 순서대로 선택되고, 페이스 2에서는 반대로 n-1번지∼0번지가 순서대로 선택된다. 또한 상기 실시예에서는 리세트에 의하여 최초에 지정되는 특정의 어드레스가 0번지 혹은 n-1번지에 설정되어 있으나, 이 특정의 어드레스는 임의의 번지이어도 좋다.

또, 상기 실시예에서는 특정의 어드레스의 지정 및 어드레스 포인터가 이루어짐에 있어서 업 카운트 및 다운 카운트의 전환이 기록 리세트 신호(WRST) 혹은 판독 리세트 신호(RRST)에 의하여 행하여지나 이들의 지정 및 전환은 다른 신호들에 의하여 행하여져도 좋다.

이상과 같이 본 발명에 의하면, 복수의 기억수단을 소정의 순서로 선택하는 제 1 의 모드와, 복수의 기억수단을 상기 소정의 순서와는 반대의 순서로 선택하는 제 2 의 모드를 반복하도록 제어가 행하여지고, 아울러 제 2 의 선택수단에 의한 판독을 위한 선택이 제 1 의 선택수단에 의한 기록을 위한 선택에 선행하도록, 제어가 행하여진다.

그것에 의하여, 적은 구성요소에서 연속적인 기록 및 판독 동작이 가능한 LIFO 방식의 반도체 기억장치가 얻어진다.

따라서 LIFO 방식의 반도체 기억장치의 저렴화와 스페이스의 절약화가 도모된다.

Claims (15)

1. 데이타를 각각 저장하기 위한 소정의 어드레스들을 갖는 복수의 기억수단(1)과, 제 1 의 방향을 갖는 제 1 의 순서로 상기 복수의 기억수단(1)의 어드레스들을 순서대로 포인트하여 선택된 어드레스들의 제 1 의 순서로 저장된 데이타를 판독하는 판독 포인터수단(3)과, 동일한 제 1 의 방향을 갖는 동일한 제 1 의 순서로 상기 복수의 기억수단(1)의 어드레스들을 순서대로 포인트하여 외부로부터 제공된 데이타를 선택된 어드레스들의 제 1 의 순서로 기록하는 기록 포인터수단(2)을 포함하고, 상기 판독 포인터수단은 상기 기록 포인터 수단이 각각의 어드레스를 포인트하기 전에 상기 제 1 의 방향으로 상기 각각의 어드레스를 포인트 하고, 상기 판독 포인터수단 및 상기 기록 포인터수단(2,3) 각각은 상기 제 1 의 순서와 상기 제 1 의 방향에 반대되는 제 2 의 방향을 갖는 제 2 의 순서 사이에 교대로 외부 리세트 신호에 응답하며, 상기 외부 리세트 신호는 상기 기록 포인터수단이 상기 순서로 최후의 어드레스를 포인트 한후에 동기적으로 제공되는 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서, 상기 판독 포인터수단 및 상기 기록 포인터수단 각각은 상호 직렬로 연결되는 복수의 래치수단(FF₀∼FF_n-1)을 포함하고, 상기 래치수단들 각각은 소정의 클럭 신호에 응답하여 입력된 데이타를 래치하여 출력하는 것을 특징으로 하는 반도체 기억장치.
3. 제 1 항에 있어서, 상기 기억수단들 각각은 데이타를 저장하기 위한 용량수단(C1)과, 상기 용량수단(C1)에 데이타를 기록하기 위한 제 1 의 전환수단(T1)과, 상기 용량수단(C1)으로부터 데이타를 판독하기 위한 제 2 의 전환수단(T2)을 포함하는 것을 특징으로 하는 반도체 기억장치.
4. 제 3 항에 있어서, 상기 제 1 의 전환수단은 제 1 의 트랜지스터(T1)를 포함하고, 상기 제 2 의 전환수단은 제 2 의 트랜지스터(T2)를 포함하는 것을 특징으로 하는 반도체 기억장치.
5. 제 1 항에 있어서, 상기 기억수단들 각각은 외부로부터 데이타를 받아들이기 위한 입력단(a)과, 데이타를 출력하기 위한 출력단(b)과, 데이타를 저장하기 위한 용량수단(C1)과, 데이타 기록시 온상태로 되는 제 1 의 트랜지스터(T1)와, 데이타 판독시 온상태로 되는 제 2 의 트랜지스터(T2)와, 상기 용량수단(C1)에 저장된 데이타에 따라서 온상태 또는 오프상태로 되는 제 3 의 트랜지스터(T3)와, 데이타 판독시 온상태로 되는 제 4 의 트랜지스터(T4)를 포함하고, 상기 제 1 의 트랜지스터(T1)는 상기 입력단(a)과 상기 용량수단(C1) 사이에 연결되며, 상기 제2 내지 제 4 의 트랜지스터들(T2,T3,T4)은 소정의 소오스 전위와 접지 전위 사이에 직렬로 연결되는 것을 특징으로 하는 반도체 기억장치.
6. 제 2 항에 있어서, 상기 포인터수단들(2,3) 각각은 상기 래치수단들(FF₀∼FF_n-1)에 대응하여 구성되는 복수의 전환수단(S₀∼S_n-1)을 부가적으로 포함하고, 상기 래치수단들은 n단계(stage)의 래치수단(FF₀∼FF_n-1)을 포함하며, 상기 제 1의 방항으로의 선택의 경우에는, 첫번째 단계의 래치수단(FF₀) 내지_n-1번째 단계의 래치수단(FF_n-2)의 각 출력이 해당 전환수단에 의해 다음 단계의 래치수단의 입력으로 짝지워지고, 상기 제 2 의 방향으로의 선택의 경우에는, 첫번째 단계의 래치수단(FF₀)의 출력이 해당 전환수단에 의해 n번째 단계의 래치수단(FF_n-1)과 짝지워지게 되면서, 첫번째 단계의 래치수단(FF₀) 내지_n-1번째 단계의 래치수단(FF_n-2)의 각 출력이 해당 전환수단에 의해 이전 단계의 래치수단의 입력들로 짝지워 지게 되는 것을 특징으로 하는 반도체 기억장치.
7. 제 2 항에 있어서, 상기 래치수단들(FF₀∼FF_n-1) 각각은 D 플립 플롭을 포함하는 것을 특징으로 하는 반도체 기억장치.
8. 하나의 칩 상에 형성되는 반도체 기억 장치에 있어서, 상기 반도체 기억 장치는 데이타를 저장하기 위한 복수의 기억수단(1)과, 외부로부터 제공되는 제 1 의 클럭 신호에 응답하여 상기 복수의 기억수단(1) 중에서 순서대로 하나씩 선택하여 외부로부터 제공된 데이타가 그 선택된 기억수단에 기록되도록 하는 제 1 의 선택수단과, 외부로부터 제공되는 제 2 의 클럭 신호에 응답하여 상기 복수의 기억수단(1) 중에서 순서대로 하나씩 선택하여 그 선택된 기억수단(1)에 저장된 데이타가 판독되도록 하는 제 2 의 선택수단을 포함하되, 상기 제 1 의 선택수단은 상기 제 1 의 클럭 신호에 응답하여 업 카운트 동작과 다운 카운트 동작을 교대로 반복하는 기록 어드레스 포이터(2)를 포함하고, 상기 제 2 의 선택수단은 외부로부터 제공되는 상기 제 2 의 클럭 신호에 응답하여 업 카운트 동작과 다운 카운트 동작을 교대로 반복하는 판독 어드레스 포인터(3)를 포함하며, 상기 기록 어드레스 포인터 및 상기 판독 어드레스 포인터(2,3) 각각은 상기 업 카운트 동작 및 다운 카운트 동작 중 하나에서 상기 기억수단들을 선택하는 제 1 의 모드와 상기 업 카운트 동작 및 다운 카운트 동작 중 다른 하나에서 상기 기억수단들을 선택하는 제 2 의 모드 사이에서 교대로 외부적으로 인가된 리세트 신호에 응답하고, 상기 판독 포인터(3)는 상기 기록 포인터(2)에 의한 어드레스의 선택 보다 선행하여 상기 어드레스를 선택하는 것을 특징으로 하는 반도체 기억장치.
9. 각각의 어드레스들을 갖는 복수의 기억수단(1)과, 상기 기억수단들(1)에 데이타가 기록되도록 상기 기억 수단들(1)중 하나를 선택하기 위한 기록 포인터수단(2)과, 상기 기억수단들(1)으로부터 데이타가 판독되도록 상기 기억수단들(1)중 하나를 선택하기 위한 판독 포인터수단(3)을 포함하는 반도체 LIPO 기억 장치를 제어하는 방법에 있어서 : 상기 제어방법은 제 1 의 방향을 갖는 제 1 의 소정의 순서로 상기 기억수단들(1)의 어드레스들을 선택하는 제 1 모드와, 상기 소정의 순서와 반대이고 상기 제 1 의 방향과 반대인 방향을 갖는 제 2 의 순서로 상기 기억수단들(1)의 어드레스들을 선택하는 제 2 의 모드를 상기 기록 포인터수단 및 상기 판독 포인터수단(2,3) 각각이 반복하도록 제어하고, 상기 모드들 각각에서 ; 상기 판독 포인터수단 및 상기 기록 포인터수단은 업 카운트와 다운 카운트의 동일한 방법을 갖는 동일 순서로 상기 어드레스들을 선택하고, 상기 판독 포인터수단(3)은 상기 기록 포인터수단에 의한 각 순서의 어드레스들 각각의 선택에 선행하여 상기 어드레스들 각각을 선택하는 단계와 ; 상기 제 1 의 모드와 상기 제 2 의 모드 사이를 교대하는 상기 기록 포인터수단에 의한 선택 순서의 종료시 외부 리세트 신호를 상기 기록 포인터수단 및 상기 판독 포인터수단으로 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어방법.
10. 반도체 LIPO 기억 장치에 있어서, 페이스들의 연속으로 동작되고 데이타를 저장하기 위한 복수의 개별적 어드레스 지정 가능 기억 위치(a plurality of indivisually addressable memory location) (1)과 ; 상기 기억 위치들 중 데이타가 기록될 기억 위치들의 순서를 선택하기 위한 기록 포인터수단(2)과 ; 상기 기억 위치들 중 데이타가 판독될 기억 위치들의 순서를 선택하기 위한 판독 포인터수단(3)을 포함하고, 상기 기록 포인터수단 및 상기 판독 포인터수단 각각은 각 페이스의 동작에서, 상기 기록 포인터수단과 상기 판독 포인터수단이 동일 순서의 상기 기억 위치를 선택하도록 하기 위한 각각의 순서 구축수단(sequence establishing means)을 포함하고, 상기 동일 순서는 제1 및 제 2 의 순서들 사이의 상기 연속적인 페이스에서 교대하는 상기 기록 포인터수단과 상기 판독 포인터수단 둘다에 의해 상반되는 방향으로 선택되며, 상기 기록 포인터수단과 상기 판독 포인터수단의 상기 각각의 순서 구축수단은 타이밍 신호들에 응답하는 상기 동일 순서를 구축하고, 상기 판독 포인터수단은, 각 페이스에 있어서, 상기 기록 포인터수단이 기록을 위한 상기 동일 페이스에서 어드레스를 선택하는 것에 선행하여 판독을 위한 각 기억 어드레스를 선택하는 것을 특징으로 하는 반도체 기억장치.
11. 제10항에 있어서, 상기 복수의 개별적 어드레스 지정 가능 기억 위치는 단일 메모리 구조의 복수의 개별적 어드레스 지정 가능 기억 위치를 포함하는 것을 특징으로 하는 반도체 기억장치.
12. 제10항에 있어서, 상기 기록 포인터수단의 상기 순서 구축수단은 기록 클럭 신호 입력을 받아들이고, 상기 기록 클럭 신호는 페이스들의 연속을 가지며, 페이스들 각각은 복수의 기록 사이클이 뒤에 이어지는 리세트 사이클을 포함하고, 상기 기록 포인터수단의 상기 순서 구축수단은 상기 각 페이스의 상기 리세트 사이클의 종료 뒤에 이어지는 소정의 기록 사이클에 응답하여 상기 동일 순서의 제 1 의 기억 위치를 어드레스 지정하는 것에 의해 그리고 상기 리세트 사이클 뒤에 이어지는 상기 각 페이스에서의 각 기록 사이클에 응답하여 상기 동일 순서의 상기 기억 위치들 중 연속하는 것들을 어드레스 지정하는 것에 의해 자신으로의 상기 기록 클럭 신호 입력의 각 페이스에 응답하며, 상기 판독 포인터수단의 상기 순서 구축수단은 판독 클럭 신호 입력을 받아들이고, 상기 판독 클럭 신호는 페이스들의 연속을 가지며, 각 페이스는 상기 기록 클럭 신호의 상기 리세트 사이클과 실직적으로 일치하고 복수의 판독 사이클이 뒤에 이어지는 리세트 사이클을 포함하고, 상기 판독 포인터수단의 상기 순서 구축수단은 상기 각 페이스의 상기 리세트 사이클 동안 상기 동일 순서의 상기 제 1 의 기억 위치를 어드레스 지정하는 것에 의해 그리고 상기 리세트 사이클 뒤에 이어지는 상기 각 페이스에서의 각 판독 사이클에 응답하여 상기 동일 순서의 상기 기억 위치들 중 연속하는 것들을 어드레스 지정하는 것에 의해 자신으로의 상기 판독 클럭 신호 입력의 각 페이스에 응답함으로써, 새로운 데이타를 각 기억 위치에 기록하는 것에 선행하여 상기 각 기억 위치로부터 데이타를 판독하는 것을 특징으로 하는 반도체 기억장치.
13. 제12항에 있어서, 상기 기록 포인터수단의 상기 순서 구축수단은 기록 리세트 신호를 부가적으로 받아들이고, 상기 판독 포인터수단의 상기 순서 구축수단은 판독 리세트 신호를 부가적으로 받아들이고, 상기 기록 및 판독 포인터수단의 상기 순서 구축수단들은 상기 기억 위치들을 어드레스 지정하는 상기 동일 순서의 방향을 변화시키는 것에 의해 자신들로 각각 입력되는 기록 리세트 및 판독 리세트 신호들에 응답하며, 상기 판독 및 기록 포인터수단들은, 각 페이스에서, 기억 위치들의 동일 순서를 선택하고, 상기 판독 포인터수단은, 각 페이스에서, 기록을 위해 기록 포인터수단에 의해 기억 위치가 선택되는 것에 선행하여 판독을 위해 그 위치를 선택하는 것을 특징으로 하는 반도체 기억장치.
14. 제11항에 있어서, 상기 반도체 기억 장치는 상기 어드레스 지정 가능 기억 위치들에 기록될 데이타를 입력하기 위한 데이타 인 단자(data in terminal)와, 상기 어드레스 지정 가능 기억 위치들로부터 판독될 데이타를 출력하기 위한 데이타 아웃 단자(data out terminal)와, 상기 데이타 인 단자에 연결되는 입력과 상기 어드레스 지정 가능 기억 위치들로 상기 입력된 데이타를 제공하는 출력을 갖는 단일의 기록 데이타 래치와, 상기 데이타 아웃 단자와 연결되는 출력과 상기 어드레스 지정 가능 기억 위치들로부터 데이타를 받아들이는 복수의 입력들을 갖는 단일의 판독 데이타 래치를 부가적으로 포함하고, 상기 기록 포인터수단은 상기 어드레스 지정 가능 기억 위치들에 각각 연결됨과 아울러 상기 순서로 상기 개별적 어드레스 지정 가능 위치들의 각 위치들에서 상기 기록 데이타 래치로부터의 상기 입력된 데이타의 기록을 가능하게 하는 복수의 단자들을 갖고, 상기 판독 포인터수단은 상기 어드레스 지정 가능 기억 위치들에 각각 연결됨과 아울러 상기 순서로 상기 개별적 어드레스 지정 가능 위치들의 각 위치들로부터 상기 판독 데이타 래치로 상기 데이타의 출력을 가능하게 하는 복수의 단자들을 갖는 것을 특징으로 하는 반도체 기억장치.
15. 제14항에 있어서, 상기 기록 데이타 래치와 상기 판독 데이타 래치는 상기 입력단자들과 상기 출력단자들에 직접적으로 각각 연결됨과 아울러, 상기 어드레스 지정 가능 기억 위치들에 직접적으로 연결되고, 상기 각각의 직접적 연결들은 멀티플렉싱수단 없이 이루어지는 것을 특징으로 하는 반도체 기억장치.