JP2570294B2

JP2570294B2 - 画像読取装置

Info

Publication number: JP2570294B2
Application number: JP62138572A
Authority: JP
Inventors: 泉高島
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1987-06-02
Filing date: 1987-06-02
Publication date: 1997-01-08
Anticipated expiration: 2012-01-08
Also published as: JPS63302665A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のラインセンサを配列し、その各ライ
ンセンサから出力する画像データを１ラインの連続した
画像データに生成する画像読取装置に関する。

〔従来の技術〕

第11図は画像読取装置におけるセンサ部の構成例を示
す図、第12図は画像読取装置における信号処理回路の従
来例を示す図、第13図は従来の信号合成回路の構成例を
示す図、第14図は信号合成回路の各信号のタイミングチ
ャートである。図中、111a〜111dはセンサチップ、112
は画素列、113は基板、121a〜121dは増幅器、122a〜122
dは特性変換器、123a〜123dはA/D変換器、124は信号合
成回路、131a〜131dは記憶素子、132は制御回路、133は
合成素子を示す。

従来、ラインセンサを長尺化するため、複数の短尺の
センサを一直線に並べたものが採用されている。このよ
うなセンサ部の構成例を示したのが第11図であり、画素
列112が１直線となるように４本の短尺のセンサチップ1
11a〜111dを基板113上に並べたものである。このセンサ
部は、センサの読取画素密度を16dot/mm、１チップ当た
りの画素数Ｍを1024とすると、１チップの長さが1024/1
6＝64mmとなり、チップ間のつなぎ目が無視できるほど
小さいものとすると、４チップ全体で64×４＝256mmの
長さとなる。従って、これによりB4版の読取が可能な等
倍系のラインセンサが得られることになる。

第11図に示すラインセンサを用いた画像読取装置の信
号処理回路の構成例を示したのが第12図である。画像読
取装置において、高速読取を実現するには、通常、この
例のように複数のチップを並列にして信号処理を行う方
式が採用される。例えば各チップ当たりのビデオレート
を10MH_Zとすると、総合ビデオレートは、40MH_Zにもな
り、このビデオレートで上記の例と同様に16dot/mmの密
度の読取を行う場合には、約9700line/sec、読取副走査
速度に換算すると約600mm/secの高速読取が実現できる
ことになる。

一方、画像読取装置としては、４チップのセンサから
出力されるこれらの各信号をあたかも１本のラインセン
サにより読んだ如く１ライン長の連続した画像データと
して出力することが必要である場合が多く、このための
信号合成回路124が設けられる。信号合成回路124には、
第13図に示すようにセンサチップ111a〜111dからのデジ
タル画像データVa〜Vdに対応してそれぞれ記憶素子131a
〜131dが設けられる。これら記憶素子131a〜131dを制御
するのが制御装置132である。この制御装置132の制御に
より、第14図に示すように各センサチップ111a〜111dか
らのデジタル画像データVa〜Vdは、同位相で記憶素子13
1a〜131dに入力され記憶され、時間Ｔ後の次のサイクル
で順次タイミングをずらしてそれぞれの画像データＶ′
ａ〜Ｖ′ｄが読み出される。この記憶素子131a〜131dか
らデータを読み出すスピードは、書き込み時の４倍に、
また読み出し開始タイミングを各記憶素子131a〜131d毎
にずらせて設定している。こうして出力された画像デー
タＶ′ａ〜Ｖ′ｄは、合成素子133で単純に結合させる
と、第14図に示すような１ライン分の連続した画像デー
タの合成信号Vsとして得られる。

なお、記憶素子としてはFIFO或いはダブルバッファが
よく用いられる。FIFOは、この場合のように書き込み時
と読みだし時でビデオレートが異なる用途には適当であ
るが、１語の構成ビット数やバッファ容量が大きくて高
速の動作が可能なものはまだ高価である。他方、ダブル
バッファ方式は、２個のメモリを用いて交互に書き込
み、読み出しを行わせるものであり、書き込み時と読み
出し時のスピード、タイミング等を独立に設定できる
が、FIFOの場合と異なりアドレス発生制御回路が必要に
なる。従って、第13図に示す回路によると、記憶素子と
して全体でFIFOの場合には４個、ダブルバッファの場合
には８個が必要になる。例えば１チップ当たりの画素数
Ｍを1024、データの構成ビット数を８とすると、FIFOの
場合には８ビット×1024ワード以上のものが４個、ダブ
ルバッファの場合には８ビット×1024以上のものが８個
必要となる。また、ビデオレートが高い場合には、アク
セス時間を確保するためにパラレル構成を採用すること
によって必要な素子数が数倍となり、多数の記憶素子が
必要になる。

本発明は、上記の問題点を解決するものであって、信
号合成回路で使用する記憶素子の個数を低減できる画像
読取装置を提供することを目的とするものである。

〔問題点を解決するための手段〕

そのために本発明は、１ラインの原稿画像を読み取る
ため画素列が一直線になるように配列された2ⁿ個（ｎは
正の整数）のラインセンサと、各ラインセンサから所定
のビデオレートで並列に読み出された画像データを前記
ビデオレートより速いレートで順次切り換え選択し出力
する切り換え手段と、２ライン分の画像データの記憶容
量を有し上記切り換え手段の出力する画像データを記憶
する記憶手段と、該記憶手段に対する画像データの書き
込み・読み出しを制御する制御手段とを備え、上記制御
手段は、上記切り換え手段から順次切り換え選択し出力
される画像データが各ラインセンサの画素配列に対応し
た１ラインの連続したアドレスとなるように各ラインセ
ンサ毎に割り振られた書き込みアドレスを生成して上記
切り換え手段の出力する画像データを１ラインの連続し
たアドレスで上記記憶手段に書き込み、同時に前回に書
き込んだ１ライン分の画像データを読み出すように画像
データの書き込み・読み出しを制御することを特徴とす
るものである。

〔作用〕

本発明の画像読取装置では、記憶手段は、２ライン分
の画像データの記憶容量を有する構成とし、制御手段
は、１ラインの連続した画像データの順序で記憶される
ように複数のラインセンサからの書き込みアドレスを発
生するように構成するので、記憶手段から順次画像デー
タを読み出すことにより１ライン分の連続した画像デー
タを生成することができる。また、このような書き込み
アドレスと読み出しアドレスとは、１個のバイナリカウ
ンタの出力を使って生成することができるので、アドレ
ス発生回路の構成も簡素なものとすることができる。

〔実施例〕

以下、図面を参照しつつ実施例を説明する。

第１図は本発明に係る画像読取装置の信号処理回路の
１実施例を示す図、第２図は信号処理回路の各信号のタ
イミングチャート、第３図は記憶素子に対する画像デー
タの書き込み順と読み出し順の例を示す図である。

第１図において、11〜14は切り換え器、15A、15Bは記
憶素子、16は制御回路を示す。切り換え器11には、各セ
ンサからのデジタル画像データVa〜Vdが入力されてその
うちの１つが入力される。この切り換え器11は、制御回
路16からの信号SELにより制御され、第２図に示すよう
にVa〜Vdの各周期を1/4としてシリアル合成した信号Vx
を出力する。後続の切り換え器12、13、14、及び記憶素
子15A、15Bからなる回路は、ダブルバッファ回路を構成
し、記憶素子15Aが書き込み中であり、記憶素子15Bが読
み取り中である状態を示している。切り換え器12〜14
は、制御回路16からの信号ALTによって制御され、ビデ
オ信号の１ライン毎に切り換え器12〜14が切り換えられ
る。この切り換えによってデータが書き込まれる記憶素
子と読み出される記憶素子とが交代するようになってい
る。すなわち、第２図に示すVxが信号が１ライン毎に記
憶素子15A或いは15Bに書き込まれ、それが読み出される
ときには、第14図に示した合成信号Vsに変換されること
になる。これは、記憶素子15A、15Bに供給される書き込
み用アドレス信号WAと読み込み用アドレス信号RAとでア
ドレスカウント順序を異ならせることによって容易に実
現できる。例えばセンサチップが４本の場合には、記憶
素子のアドレス空間を第３図に示すように４つのブロッ
クに分け、第２図に示す信号Vxの入力毎に前記ブロック
が切り替えてゆくようにアドレスのカウント順序を変更
して書き込みを行う。そして、読み出しを通常のアップ
カウントで実施することにより、シリアル合成信号Vsを
得ることができる。

次に、アドレスの発生例をさらに詳述する。第４図は
制御回路内のアドレス発生回路の構成例を示す図、第５
図は書き込みアドレスと読み出しアドレスとの具体的な
対応例を説明するための図である。

ここでは説明を簡単にするために画素数Ｍ＝８のセン
サを４本用いた計32画素からなるラインセンサの場合に
ついて説明する。そして、第３図に示したような機能を
実現するために第５図に示すような書き込み用アドレス
信号WA（WA0〜WA4）と読み込み用アドレス信号RA（RA0
〜RA4）を生成する。読み込み用アドレス信号RAは、通
常のカウントアップによって得られるバイナリカウンタ
41の５ビット（2⁵×32;ラインセンサの画素数に対応す
る）の信号であるが、書き込み用アドレス信号WAは、ア
ドレス発生用のバイナリカウンタ41のパラレル出力を２
ビット分だけLSB側にローテートした結果を用いてい
る。書き込み用アドレス信号WAと読み込み用アドレス信
号RAを以上のように設定した上で、全32個のデータから
なるVxについて書き込み、読み出しを行った結果とし
て、シリアル合成信号Vsが得られるに至る過程を示した
のが第５図である。

よって、ラインセンサを構成するセンサチップの数を
Ｎとする時、シリアル信号合成のために従来はＮ個のFI
FO或いは2N個のラインメモリが必要であったものが、本
発明によれば僅か２個のラインメモリで済むことにな
り、回路の簡素化、コストの低減を図ることができる。

なお、本発明は、上記の実施例に限定されるものでは
なく、種々の変形が可能である。

例えば上記の実施例では、センサチップの数Ｎが４
（＝2²）である場合について述べたが、勿論Ｎ≠４の場
合についても適用可能である。第６図はセンサチップの
数が異なる構成の比較例を説明するための図である。

第１図に示す記憶素子15A、15BがＮ＝８のメモリチッ
プである場合の例を示したのが第６図（ａ）である。１
センサチップ当たりの画素数をＭとすると、この用途に
使用されるメモリの総ワード数は、8Mあればよいという
ことになる。通常、メモリの総ワード数は２の巾乗の数
字となっているので、第２図に示すような機能を実現す
るためのメモリ内の領域８分割は、当然ながら図示の如
く何等無駄を生ずることなく行われる。このことは、Ｎ
＝８の場合に限らずＮ＝2,4,16,32,……の場合も同様で
ある。

一方、Ｎ≠2ⁿの例としてＮ＝５の場合のメモリチップ
を示したのが第６図（ｂ）である。この場合には、アド
レスは２進数で管理されるというメモリの構成上の制約
から、第６図（ａ）の例と同様に８分割されたうちの５
区画を使うという方法を採用せざるを得ず、結果として
残り３区画が未使用となりメモリ使用効率が悪くなる。

このようにセンサチップ数Ｎについては、特に固定的
ではないが、メモリICの構造上の制約、使用効率の点か
らいえばＮ＝2ⁿ（ｎ＝1,2,……）の場合の方が有利であ
る。

また、上記の実施例では、１チップあたりの画素数Ｍ
がＭ＝2^mの場合について説明したが、勿論Ｍ≠2^mの場合
でも本発明は適用可能である。第７図は１チップあたり
の画素数Ｍが異なる場合の比較例を説明するための図で
ある。

第１図に示す記憶素子15A、15BをＭ＝８としてメモリ
マップの一部を示したのが第６図（ａ）である。図示の
如く１区画当たりのワード数を８に決めると、当然なが
ら何等無駄を生ずることなく、各画素のデータをメモリ
中の各ワードに割り当てることができる。このことは、
Ｍ＝８の場合に限らずＭ＝2^mの全ての場合についても同
様である。

一方、Ｍ≠2^mの場合の例としてＭ＝５の場合のメモリ
マップの一部を第７図（ｂ）に示すと、１区画を８ワー
ドとした場合にはその５ワードを使用し残りの３ワード
は未使用となり、メモリの使用効率は悪くなる。また、
各区画のこの未使用ワードについては読み出し時にスキ
ップを行わないとシリアル合成出力Vsが完全なシリアル
信号とならないため、第１図に示すアドレス制御回路16
にスキップ機能を付加することが必要となる。

このように１チップあたりの画素数Ｍについても、メ
モリICの使用効率、アドレス制御の都合からいえば、Ｍ
＝2^mの場合が特に有利であるといえる。

また、上記の実施例では、ラインセンサを構成する全
てのチップが同数の画素を有する場合について述べた
が、画素数の異なる２種以上のセンサチップによってラ
インセンサが構成された場合でも本発明の適用は可能で
ある。この場合、前記のスキップ機構に新たな機能、例
えば区画毎にスキップ量を切り換える、或いは特定区画
のみスキップを行う等の機能が要求されることになるの
で、ラインセンサの画素数は全てチップが同一値を有す
る方がよい。

さらに、上記の実施例では、第８図（ａ）に示すよう
な画素配列を有する白黒用センサについて述べたが、例
えば同図（ｂ）、（ｃ）に示すような画素配列の点順次
カラー読取センサにおいても本発明は適用可能である。

第８図は白黒用センサと点順次カラー読取センサの対
応例を示す図、第９図は点順次カラー読取センサのチッ
プ４本からなるラインセンサの出力信号合成回路の構成
例を示す図、第10図は第９図に示す出力信号合成回路の
各信号のタイミングチャートである。

第９図において、デジタル画像データVa〜Vdは、切り
換え器91a〜91dに入力され、第10図に示すように点順次
信号がVR、VG、VBに配分され出力される。92R、92G、92
Bは、各々第１図に示す回路と同様のものであり、例え
ば92RにVRa〜VRdが入力されると、内部でシリアル合成
され、信号VRが出力される。92G、92Bも同様の機能を有
し、VG、VBを出力する。

上記の例は、RGBによる３色分解カラーセンサの場合
のものであるが、本発明は、２色或いは４色以上の場合
も勿論適用可能である。なお、その際には、センサの分
解色数をＫとすると、チップ１個当たり総画素数はＫ×
2ⁿである場合が最もよい。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、記
憶手段は、２ライン分の画像データの記憶容量を有する
構成とし、制御手段は、１ラインの連続した画像データ
の順序で記憶されるように複数のラインセンサからの書
き込みアドレスを発生するように構成するので、基本的
には、記憶手段を構成するメモリチップは２個でよく、
搭載するICの個数を少なくすることができる。また、こ
のような書き込みアドレスと読み出しアドレスとは、１
個のバイナリカウンタの出力を使って生成することがで
きるので、アドレス発生回路も簡素に構成することがで
きる。

【図面の簡単な説明】

第１図は本発明に係る画像読取装置の信号処理回路の１
実施例を示す図、第２図は信号処理回路の各信号のタイ
ミングチャート、第３図は記憶素子に対する画像データ
の書き込み順と読み出し順の例を示す図、第４図は制御
回路内のアドレス発生回路の構成例を示す図、第５図は
書き込みアドレスと読み出しアドレスとの具体的な対応
例を説明するための図、第６図はセンサチップの数が異
なる構成の比較例を説明するための図、第７図は１チッ
プあたりの画素数Ｍが異なる場合の比較例を説明するた
めの図、第８図は白黒用センサと点順次カラー読取セン
サの対応例を示す図、第９図は点順次カラー読取センサ
のチップ４本からなるラインセンサの出力信号合成回路
の構成例を示す図、第10図は第９図に示す出力信号合成
回路の各信号のタイミングチャート、第11図は画像読取
装置におけるセンサ部の構成例を示す図、第12図は画像
読取装置における信号処理回路の従来例を示す図、第13
図は従来の信号合成回路の構成例を示す図、第14図は信
号合成回路の各信号のタイミングチャートである。 11〜14……切り換え器、15A、15B……記憶素子、16……
制御回路。

Claims

(57)【特許請求の範囲】

【請求項１】１ラインの原稿画像を読み取るため画素列
が一直線になるように配列された2ⁿ個（ｎは正の整数）
のラインセンサと、各ラインセンサから所定のビデオレ
ートで並列に読み出された画像データを前期ビデオレー
トより速いレートで順次切り換え選択し出力する切り換
え手段と、２ライン分の画像データの記憶容量を有し上
記切り換え手段の出力する画像データを記憶する記憶手
段と、該記憶手段に対する画像データの書き込み・読み
出しを制御する制御手段とを備え、上記制御手段は、上
記切り換え手段から順次切り換え選択し出力される画像
データが各ラインセンサの画素配列順に対応した１ライ
ンの連続したアドレスとなるように各ラインセンサ毎に
割り振られた書き込みアドレスを生成して上記切り換え
手段の出力する画像データを１ラインの連続したアドレ
スで上記記憶手段に書き込み、同時に前回に書き込んだ
１ライン分の画像データを読み出すように画像データの
書き込み・読み出しを制御することを特徴とする画像読
取装置。
【請求項２】上記複数のラインセンサは、点順次方式の
カラー読取センサであり、画像データが色毎に分配して
処理されることを特徴とする特許請求の範囲第１項記載
の画像読取装置。
【請求項３】上記複数のラインセンサは、カラー読取分
解色数の2ⁿ（ｎ＝正の整数）倍の有効読取画素数である
ことを特徴とする特許請求の範囲第２項記載の画像読取
装置。