JPS60129787A

JPS60129787A - 画像メモリ制御方式

Info

Publication number: JPS60129787A
Application number: JP58236413A
Authority: JP
Inventors: 直平田; 金間　誠一; 辻岡　重夫; 梅沢　清
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-16
Filing date: 1983-12-16
Publication date: 1985-07-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野ｊ本発明は、画像メモリ制御方式に関し、特にラスメスキ
ャン形ディスプレイの画像メモリを低コストて高速表示
さぜるための制御方式に関するものである。

〔発明の背景〕

ラスラスキャン形ディスプレイ装置においては高分解能
カラー化に伴って、使用される画像メモリの容量は増加
の一途をたどっている。したがって２画像メモＩＪのロ
スト低減は重要な問題であり、そのため高犯積メモリ〕
（１子を使用する必要がある。

一般に、ラスクスキャン形デ、イスプレイの画像メモリ
・ブレーンでは、１画素の表示時間が、画素メモリを構
成するメモリ素子のづイクル時間より小さいため、ラス
ク方向に１３Ｊ、数個のメモリ素子を配置して、同時に
複数個の画素を読み出し、並列・直列変換して表示デー
タをディスブｌ／イに供給する方法でメモリの読み出し
速度とディスプレイの表示速度どの整合をとっている。

従来のラスメスキャン形ディスプレイの画（＆ｉメモリ
・ブレーンの（ｈ成を第１図に示す。また第１０のメモ
リ・ブレーンの制御を第２図により説明する。

第１図において、■は１１込み制御回路、２は読出し制
御回路、３はＪＴ込みアドレスＷ△と読出しアドレスＲ
Ａを切替えるマルチプレクサである。

第１図（、）の１０は低速表示用のメモリ・プレーンで
あり、ｎ個の高集積メモリ素子を使用して構成されてい
る。ｎ個のメモリ素子はラスク方向に並べられており、
ｎ画素同時にデータ１１．’１２・・・・の順に読出さ
れて並列・直列変換器１３に格納され、１画素ずつディ
スプレイ４に供給される。

第１図（ｂ）の２０は高速表示用のメモリ・プレーンで
あり、２ｎ個の低集積メモリ素子を利用して構成されて
いる。２ｎ個のメモリ素子は、ラスク方向に並べら乳で
おり、２０画画素時にデータ２１．２２・・・・の順の
読出されて並列・直列変換器２３に格納され、１画素ず
つディスプレイ４に供給される。第２図のメモリサイク
ルは、書込みサイクルと読出しサイクルの組み合わせに
よる基本サイクルの繰り返しとなる。書込みサイクルで
は、書込み制御回路ｌの制御のもとに、読出しサイクル
では読出し制御回路２の制御のもとに、書込み７１−レ
スＷＡまたは読出しアドレスＲＡがマルチプレクサ３を
通ってメモリ・プレーン１ｏまたは２０に一ケえられる
。

書込みサイクルのときに書込みデータがメモリ・プレ土
ンに書込まれる。

第２図（ａ）の低速画面表示の場合、読出しサイクルの
ときにメモリ・プレーン１ｏがらメモリデータ１１がｎ
画素同時に読出されて並列・直列変換器１３に格納され
る。変換８’Ｊ１３に格納されたｒ１画素のデータは、
続く書込みサイクルおよび読出しサイクルのとき、１画
素ずつディスプレイ４に供給される。変換器１３がら最
後の画素が送出されると同時に、メモリ・プレーン１ｏ
がら読出された次のメモリデータ１２が変換器１３に格
納さ肛る。

第２図（ｂ）の高速画面表示の場合、読出しサイクルの
ときにメモリ・プレーン２ｏがらメモリデータ２１が２
ｎ画素同時に読出されて並列・直列変換器２３に格納さ
れる。変換器２３に格納さ；ｌ＋、た２ｎ画素のデータ
は続く書込みサイクルおよび読出しサイクルのとき、１
画素ずつディスプレイ４に供給される。変換器２３がら
最後の画素が送出されると同時に、メモリ・プレーン２
ｏがら読出さＪした次のメモリデータ２２が２３に格納
される。

このように、従来のラスラスキャン形ディスプレイの画
像メモリ・プレーンでは、集積度のあまり高くないメモ
リ素子を用いて画像メモリ・プレーンを構成しているた
め、多数のメモリ素子が必要となるが、多数の画素数を
同時に読み出せるため、高速表示は容易に満足すること
ができた。しかし、高集積メモリ素子を用いる場合、必
要な画像メモリ・プレーンを構成するのに使用するメモ
リ素子数は少なくてよいが、同時に読み出せる画素数は
少なくなり、メモリの読出し速度が遅くなってしまい、
ディスプレイの表示速度との整合をとれなくなってしま
う。そこで、表示速度と整合をとることができるように
、メモリ素子数を増やすと、画像メモリ・プレーンのエ
リアにおいて未使用部分が増加してコストが高くなって
しまう。

〔発明の目的〕

本発明の目的は、このような従来の問題を改善し、ディ
スプレイの画像メモリ・プレーンを高集積メモリ素子を
用いて構成した場合に、低コストで高速表示を実現でき
る画像メモリ制御方式を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の画像メモリ制御方式
は、画像メモリより表示データを読出し、該表示データ
を並列直列変換して表示器に出力するディスプレイ装置
において、複数個のメモリ・プレーンで画像メモリを構
成し、該複数個のメモリ・プレーンから、それぞれ複数
画素の表示データを同時並列に読出して並列直列変換し
た後、各表示データを時系列で表示器に出力することに
特徴がある。

〔発明の実施例〕以下、本発明の一実施例を１図面により説明する。

第３図は、本発明を適用したラスラスキャン形ディスプ
レイのブロック図であり、第４図は第３図のメモリ・プ
レーンの動作説明図である。

第３図において、３０，３１．３２はメモリ・プレーン
、３３．３４は並列・直列変換器、６はマルチプレクサ
、５はブレーン切替制御回路てあリ、その他は第１図と
同じものを示す。

第３図におけるメモリ・プレーン３ｏは、第１図のメモ
リ・プレーン１０と同様な低速表示用のメモリ・プレー
ン３１と３２を２面組合わせたものであり、それぞれｎ
個の高集積メモリ素子を使用して構成されている。

書込みサイクルでは、書込み制御回路１の制御のもとに
、書・込みア下レスＷＡがマルチプレクサ３を通ってメ
モリ・プレーン３ｏに与えられ、書込みデータがメモリ
・プレーン３ｏに書込まれる。

読出しサイクルでは、読出し制御計ｒ８２およびプレー
ン切替制御回路５の制御のもとに、読出しアドレスＲＡ
がマルチプレクサ３を通ってメモリ・プレーン３０に与
えられ、メモリ・プレーン３】からメモリ・データＡＩ
またはＢｌがＩ）画像同時に読出されて並列・直列変Ｍ
器３３に格納されると同時に、メモリ・プレーン３２が
らメモリ・データＡ２またはＢ２がｎ画素同時に続出さ
Ｊして並列・直列変換器３４に格納される。この状態は
、メモリ・プレーン３０からメモリ・データＡ１とＡ２
またはＢｌと８２がそれぞれｎＰＭ素１合計で２　ｎ画
素同時に並列・直列変換器３３と３１に格納さＡｙたこ
とになる。変換器３３に格納されたｎ１ｉＴｉｉ索のデ
ータは、続く書込みサイクルのとき、読出し制御回路２
およびブレーン切替制御回路５の制御のもとに、ＩｉＢ
素ずつマルチブレク、す６を通ってディスプレイ４に供
給される。変換器３４に格納されたＩ）画素のデータは
、続く読出しサイクルのとき、読出し制御回路２および
ブレーン切替制御回路５の制御のもとに１画素ずつマル
チプレクサ６を通ってディスプレイ４に供給される。変
換器３４から最後の画素が送出されると同時に、メモリ
・プレーン３１と３２から読出された次のメモリ・デー
タＡ３とＡ４またはＢ３とＢ４がそれぞれ変換器３３と
３４に格納さ］しる。以上より、ブレーン切替側＃回路
５により、読出しメモリ・データがＡかＢかを制御して
２画面として使用できるようにするとともに、並列・直
列変換器３３と３４の直列データを制御することにより
高速表示を可能としている。

なお、第３図のブレーン切替制御回路５は、クロックに
同期してマルチプレクサ６に入力するメモリ・データを
交互に切替えるための信号を送出するもので、変換器３
４から最後のメモリ・データが通過したとき、読出し制
御回路２に完了イ目号を出力する。ブレーン切替制御回
路５は、読出し制御回路２を改造しないで実現するため
に設けられたものであるから、もし読出し制御回路２内
にこれと同一制御ｉ１機能を設けた場合は、勿論不要と
なる。

第４図（ａ）はＡＩ、Ａ２．Ａ３・・・・のメモリ・デ
ータを表示する場合、第４図（ｂ）はＢｌ、Ｂ２゜Ｂ３
・・・・のメモリ・データを表示する場合をそれぞれ示
している。書込み制御回路ｌは、メモリ・プレーン３．
１．３２にデータを書込む際、そのデータを、高集積メ
モリ素子１１個に書込むことができるデータ量ごとに分
割して、表示の種類別にＡＩ。

Ａ２．Ａ３・・・・、Ｂｌ、Ｂ２．Ｂ３・・・・とデー
タ・ブロックを作成した後、奇数番目のデータ・ブロッ
クＡＩ、Ａ３．Ａ５・・・・、Ｂｌ、Ｂ３．Ｂ５・・・
・をプレーン３１に、偶数番目のデータ・ブロックΔ２
．Ａ４．Δ６・・・・、Ｂ２．Ｂ４．Ｂ６・・・・をプ
レーン３２に、それぞれ書込む。次に、データ・ブロッ
クＡＩ、Ａ２・・・・を表示する場合、第４図（、）に
示すように、プレーン３１からＡ１．プレーン３２から
Ａ２を同時に読出し、変換器３３，３４にそれぞれ格納
し、マルチプレクサ６で切替えられてＡＩ、Ａ２のデー
タが直列に出力されると。

次にプレーン３１からＡｌプレーン３２からＡ４を同時
に読出し、変換器３３．３４にそれぞれ格納し、マルチ
プレクサ６を介して出力される。

データ・ブロックＢｌ、Ｂ２を表示する場合にも、第４
図（ｂ）に示すように、プレーン３１からＢｌ、プレー
ン３２からＢ２を同時に読出し、変換器３３．３４にそ
れぞれ格納し、マルチプレクサ６で切替えられてＢｌ、
Ｂ２の順序で直列にデータ出力されると、次にプレーン
３１から８３、プレーン３２から８４を同時に読出し、
変換器３３，３４、マルチプレクサ６を介して出力され
る。

このように、高集積メモリ素子を使用して構成される低
速表示用メモリ・プレーン３’ｌ、’３’２を複数両面
分、並列使用することにより、同時に複数倍の画素の読
出しが可能となり、見掛は上、高速表示用の画像メモリ
・プレーンを実現することができる。

なお、プレーンを３つにした場合には、データ・ブロッ
クＡＩ、Ａ２．Ａ３をそれぞれ第１．第２゜第３のプレ
ーンに書込み、次のデータ・ブロックＡ４．Ａ５．Ａ６
をそれぞ九第１、第２．第３のプレーンに書込む。

第５図は、本発明と、従来のメモリ・プレーン動作の比
較タイミング・チャートである。

ＲＭＩＯ（第１図（ａ）の低速表示）の場合には、１つ
前の読出しサイクルでｎ画素データ１１を読出して変換
器１３に出力した後、当該読出しサイクルでＴ１画素デ
ータ１２を読出して変換器１３に出力する。そして、当
該書込みサイクルと読出しサーｒクルでＴ１画素データ
を表示し、次の書込みと読出しサイクルでｎｎｍｍデー
タ１２を表示する。

ＲＭ２０（第１図（ｂ）の高速表示）の場合には、１つ
前の読出しサイクルで２ｎ画素のデータ２１を読出して
変換器２３に出力した後、当該読出しナイクルで２ｎ画
素のデータ２２を読出して変換器１３に出力する。そし
て、当該計込みと読出しサイクルで２ｎ画素データ２１
を、次の書込みと読出しサイクルで２　ｎ画素データ２
２を、それぞれ表示する。

これに対して本発明のＲＭ３０（第３図の高速表示）の
場合には、１つ前の読出しサイクルでｎ画素のデータＡ
’ｌとＡ２を同時に読出してそれぞれ変換器３３．３７
１に出力した後、当該読出しサイクルでｎ画素のデータ
Ａ３とＡ４を同時に読出してそれぞれ変ＪｆＡ器３３．
３４に出力する。そして、当該書込みサイクルでｎ画素
データＡ１を表示し、当該読出しサイクルで１１画素デ
ータＡ２を表示し、次の書込みサイクルで１１画素デー
タＡ３を、読出しサイクルでｎ画素データＡ４を、それ
ぞれ表示する。

〔発明の効果〕

以上説明したように、本発明によれば、画像メモリを複
数のメモリ・プレーンで構成し、各々のプレーンより表
示データを並列的に読出すようにしたので、高速表示が
可能となる。

【図面の簡単な説明】

第１図は従来のラスメスキャン形ディスプレイ装置のブ
ロック図、第２図は第１図のメモリ・プレーンの動作説
明図、第３図は本発明の一実施例を示すラスメスキャン
形ディスプレイ装置のブロック図、第４図は第３図のメ
モリ・プレーンの動作説明図、第５図は本発明と従来の
メモリ・プレーンの動作の比較タイミング・チャートで
ある。１：書込み制御回路、２：読出し制御回路、３゜６：マ
ルチプレクサ、４：ディスプレイ、５ニブレ一ン切替制
御回路、１０，２０，３０，３１゜３２：メモリ・プレ
ーン、１３，２３，３３，３４：並列・直列変換器。第１図（ａ）

Claims

【特許請求の範囲】

（１）画像メモリより表示データを読出し、該表示デー
タを並列直列変換して表示器に出力するディスプレイ装
置において、複数個のメモリ・ブレーン−ＣｉｉＩｊ像
メモリを構成し、該複数個のメモリ・ブレーンから、そ
れぞれ複数画素の表示データを同時並列に読出して並列
直列変換した後、各表示ブタを時系列で表示器に出力す
ることを特徴とする画像メモリ制御方式。