JP2750968B2 - データ駆動型情報処理装置 - Google Patents
データ駆動型情報処理装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、データ駆動型情報処
理装置に関し、特に、複数の装置を相互に結合してシス
テムを構成する場合に、各装置で処理されるデータパケ
ットのフィールド構成を可変にできるデータ駆動型情報
処理装置に関する。
理装置に関し、特に、複数の装置を相互に結合してシス
テムを構成する場合に、各装置で処理されるデータパケ
ットのフィールド構成を可変にできるデータ駆動型情報
処理装置に関する。
【０００２】
【従来の技術】図２（ａ）および（ｂ）は、従来および
本発明の一実施例に適用される複数のデータ駆動型情報
処理装置を結合したシステムの構成図である。
本発明の一実施例に適用される複数のデータ駆動型情報
処理装置を結合したシステムの構成図である。
【０００３】図２（ａ）および（ｂ）には、たとえば４
台のデータ駆動型情報処理装置を結合して得られたシス
テムが示され、図２（ａ）の接続例１の場合は、データ
駆動型情報処理装置（以下、データ駆動型プロセッサと
呼ぶ）１００、１０１、１０２および１０３が並列に接
続される。また、図２（ｂ）のシステムにおいては、プ
ロセッサ１００ないし１０３が直列（シリアル）に結合
されてシステムが構成される。
台のデータ駆動型情報処理装置を結合して得られたシス
テムが示され、図２（ａ）の接続例１の場合は、データ
駆動型情報処理装置（以下、データ駆動型プロセッサと
呼ぶ）１００、１０１、１０２および１０３が並列に接
続される。また、図２（ｂ）のシステムにおいては、プ
ロセッサ１００ないし１０３が直列（シリアル）に結合
されてシステムが構成される。
【０００４】図２（ａ）および（ｂ）に示されるデータ
駆動型プロセッサのそれぞれは、入出力のための伝送路
をそれぞれ２個接続している。また、プロセッサ１００
ないし１０３のそれぞれには、予めプロセッサ番号＃０
ないし＃３のそれぞれが割当てられる。図２（ａ）にお
いて、番号＃０のプロセッサ１００の出力端は、伝送路
２０を介して番号＃３のプロセッサ１０３に接続される
とともに、伝送路２１を介して番号＃２のプロセッサ１
０２に接続される。番号＃１のプロセッサ１０１の出力
端は伝送路２０を介して番号＃３のプロセッサ１０３に
接続されるとともに、伝送路２１を介して番号＃２のプ
ロセッサ１０２に接続される。番号＃２のプロセッサ１
０２の出力端は伝送路２０を介して番号＃０のプロセッ
サ１００に接続されるとともに、伝送路２１を介して番
号＃４のプロセッサに接続される。番号＃３のプロセッ
サ１０３の出力端は、伝送路２０を介して番号＃１のプ
ロセッサ１０１に接続されるとともに伝送路２１を介し
て番号＃５のプロセッサに接続される。
駆動型プロセッサのそれぞれは、入出力のための伝送路
をそれぞれ２個接続している。また、プロセッサ１００
ないし１０３のそれぞれには、予めプロセッサ番号＃０
ないし＃３のそれぞれが割当てられる。図２（ａ）にお
いて、番号＃０のプロセッサ１００の出力端は、伝送路
２０を介して番号＃３のプロセッサ１０３に接続される
とともに、伝送路２１を介して番号＃２のプロセッサ１
０２に接続される。番号＃１のプロセッサ１０１の出力
端は伝送路２０を介して番号＃３のプロセッサ１０３に
接続されるとともに、伝送路２１を介して番号＃２のプ
ロセッサ１０２に接続される。番号＃２のプロセッサ１
０２の出力端は伝送路２０を介して番号＃０のプロセッ
サ１００に接続されるとともに、伝送路２１を介して番
号＃４のプロセッサに接続される。番号＃３のプロセッ
サ１０３の出力端は、伝送路２０を介して番号＃１のプ
ロセッサ１０１に接続されるとともに伝送路２１を介し
て番号＃５のプロセッサに接続される。
【０００５】図２（ｂ）のシステムにおいて、プロセッ
サ１００ないし１０３のそれぞれは、その出力端が伝送
路２０および２１を介して次段のプロセッサにそれぞれ
接続される。
サ１００ないし１０３のそれぞれは、その出力端が伝送
路２０および２１を介して次段のプロセッサにそれぞれ
接続される。
【０００６】図３は、従来例に適用されるデータ駆動型
プロセッサのブロック構成図である。
プロセッサのブロック構成図である。
【０００７】図４は、従来および本発明の一実施例に適
用されるデータ駆動型プロセッサにおけるデータパケッ
トのフィールド構成例を示す図である。
用されるデータ駆動型プロセッサにおけるデータパケッ
トのフィールド構成例を示す図である。
【０００８】図４のデータパケットＰＡは行先フィール
ドＦ１、命令フィールドＦ２、データ１フィールドＦ３
およびデータ２フィールドＦ４から構成される。行先フ
ィールドＦ１には行先情報Ｄが格納され命令フィールド
Ｆ２には命令情報Ｃが格納され、データ１フィールドま
たはデータ２フィールドにはオペランドデータＯＰが格
納される。図５は、図４に示されたデータパケットＰＡ
の行先フィールドＦ１の従来の構成例を示す図である。
図５において行先フィールドＦ１はさらにプロセッサ番
号フィールドＦ１３およびノード番号フィールドＦ１４
を含み、フィールドＦ１３にはプロセッサ番号ＰＥ１が
格納され、フィールドＦ１４にはノード番号ＮＤが格納
される。行先フィールドＦ１はビット幅ｄを有し、さら
にフィールドＦ１３はビット幅ｐを有しフィールドＦ１
４はビット幅ｎを有する。ただしｄ＝ｐ＋ｎ（ｐ、ｎは
固定値）である。
ドＦ１、命令フィールドＦ２、データ１フィールドＦ３
およびデータ２フィールドＦ４から構成される。行先フ
ィールドＦ１には行先情報Ｄが格納され命令フィールド
Ｆ２には命令情報Ｃが格納され、データ１フィールドま
たはデータ２フィールドにはオペランドデータＯＰが格
納される。図５は、図４に示されたデータパケットＰＡ
の行先フィールドＦ１の従来の構成例を示す図である。
図５において行先フィールドＦ１はさらにプロセッサ番
号フィールドＦ１３およびノード番号フィールドＦ１４
を含み、フィールドＦ１３にはプロセッサ番号ＰＥ１が
格納され、フィールドＦ１４にはノード番号ＮＤが格納
される。行先フィールドＦ１はビット幅ｄを有し、さら
にフィールドＦ１３はビット幅ｐを有しフィールドＦ１
４はビット幅ｎを有する。ただしｄ＝ｐ＋ｎ（ｐ、ｎは
固定値）である。
【０００９】図３においてデータ駆動型プロセッサ１０
ｉ（ｉ＝１．２．３．…、ｎ）は、合流部０、３および
４、分岐部１、２および８、プログラム記憶部５、デー
タ対生成部６および演算処理部７を含んで構成される。
合流部０はその入力端に２本の伝送路を接続し、伝送路
９を介して分岐部２に接続される。分岐部２は該プロセ
ッサ１０ｉを一意に特定するためのプロセッサ番号ＰＥ
をストアするために記憶領域２ｂを有し、伝送路１０を
介して合流部４に接続されるとともに、伝送路１７を介
して合流部３に接続される。合流部４はその入力端が伝
送路１０を介して分岐部２に接続されるとともに伝送路
１５を介して分岐部８に接続され、さらにその出力端は
伝送路１１を介してプログラム記憶部５に接続される。
プログラム記憶部５は、その入力端に伝送路１１を接続
するとともに、その出力端に伝送路１２を介してデータ
対生成部６を接続する。データ対生成部６はその入力端
に伝送路１２を接続し、その出力端に伝送路１３を介し
て演算処理部７を接続する。演算処理部７はその入力端
に伝送路１３を接続し、その出力端に伝送路１４を介し
て分岐部８を接続する。分岐部８はその入力端に伝送路
１４を接続し、プロセッサ番号ＰＥをストアするための
記憶領域８ｂを有し、さらにその出力端は伝送路１５を
介して合流部４に接続されるとともに伝送路１６を介し
て合流部３に接続される。合流部３はその入力端に伝送
路１６および１７を接続するとともに、出力端に伝送路
１８を介して分岐部１を接続する。分岐部１はその入力
端に伝送路１８を接続し、その出力端に伝送路２０およ
び２１を接続する。合流部０の入力端および分岐部１の
出力端に接続する伝送路は、該プロセッサ１０ｉと他の
プロセッサとを通信接続するためのものである。
ｉ（ｉ＝１．２．３．…、ｎ）は、合流部０、３および
４、分岐部１、２および８、プログラム記憶部５、デー
タ対生成部６および演算処理部７を含んで構成される。
合流部０はその入力端に２本の伝送路を接続し、伝送路
９を介して分岐部２に接続される。分岐部２は該プロセ
ッサ１０ｉを一意に特定するためのプロセッサ番号ＰＥ
をストアするために記憶領域２ｂを有し、伝送路１０を
介して合流部４に接続されるとともに、伝送路１７を介
して合流部３に接続される。合流部４はその入力端が伝
送路１０を介して分岐部２に接続されるとともに伝送路
１５を介して分岐部８に接続され、さらにその出力端は
伝送路１１を介してプログラム記憶部５に接続される。
プログラム記憶部５は、その入力端に伝送路１１を接続
するとともに、その出力端に伝送路１２を介してデータ
対生成部６を接続する。データ対生成部６はその入力端
に伝送路１２を接続し、その出力端に伝送路１３を介し
て演算処理部７を接続する。演算処理部７はその入力端
に伝送路１３を接続し、その出力端に伝送路１４を介し
て分岐部８を接続する。分岐部８はその入力端に伝送路
１４を接続し、プロセッサ番号ＰＥをストアするための
記憶領域８ｂを有し、さらにその出力端は伝送路１５を
介して合流部４に接続されるとともに伝送路１６を介し
て合流部３に接続される。合流部３はその入力端に伝送
路１６および１７を接続するとともに、出力端に伝送路
１８を介して分岐部１を接続する。分岐部１はその入力
端に伝送路１８を接続し、その出力端に伝送路２０およ
び２１を接続する。合流部０の入力端および分岐部１の
出力端に接続する伝送路は、該プロセッサ１０ｉと他の
プロセッサとを通信接続するためのものである。
【００１０】図６は、従来および本発明の一実施例に適
用されるプログラム記憶部５における記憶内容のフィー
ルド構成の一部を示す図である。
用されるプログラム記憶部５における記憶内容のフィー
ルド構成の一部を示す図である。
【００１１】図３のデータ駆動型プロセッサ１０ｉは、
電源投入時などに予めプロセッサ番号ＰＥをストアす
る。プロセッサ番号ＰＥは図示されない外部スイッチが
操作されて信号入力されることにより、分岐部２および
８のそれぞれの記憶領域にストアされる。このように、
プロセッサ１０ｉに、該プロセッサ１０ｉを一意に特定
するためのプロセッサ番号ＰＥが設定されることによ
り、一連の処理が開始される。
電源投入時などに予めプロセッサ番号ＰＥをストアす
る。プロセッサ番号ＰＥは図示されない外部スイッチが
操作されて信号入力されることにより、分岐部２および
８のそれぞれの記憶領域にストアされる。このように、
プロセッサ１０ｉに、該プロセッサ１０ｉを一意に特定
するためのプロセッサ番号ＰＥが設定されることによ
り、一連の処理が開始される。
【００１２】データ駆動型プロセッサ１０ｉは、伝送路
を介して、外部より図４に示されるフィールド構成を持
つデータパケットＰＡを受取る。入力されたデータパケ
ットＰＡは、まず合流部０に入力される。
を介して、外部より図４に示されるフィールド構成を持
つデータパケットＰＡを受取る。入力されたデータパケ
ットＰＡは、まず合流部０に入力される。
【００１３】合流部０は、与えられるデータパケットＰ
Ａを伝送路９を介して分岐部２に与える。
Ａを伝送路９を介して分岐部２に与える。
【００１４】分岐部２は、プロセッサ番号ＰＥを予め記
憶しているので、入力されたデータパケットＰＡの内、
図５に示される行先フィールドＦ１中のプロセッサ番号
ＰＥ１と予め記憶されたプロセッサ番号ＰＥとを比較
し、一致すれば入力されたデータパケットＰＡを伝送路
１０に出力する。一致しなければ、入力されたデータパ
ケットＰＡを伝送路１７に出力する。
憶しているので、入力されたデータパケットＰＡの内、
図５に示される行先フィールドＦ１中のプロセッサ番号
ＰＥ１と予め記憶されたプロセッサ番号ＰＥとを比較
し、一致すれば入力されたデータパケットＰＡを伝送路
１０に出力する。一致しなければ、入力されたデータパ
ケットＰＡを伝送路１７に出力する。
【００１５】伝送路１７に出力されたデータパケットＰ
Ａは、合流手段３を介して伝送路１８に出力され、さら
に分岐部１に与えられる。
Ａは、合流手段３を介して伝送路１８に出力され、さら
に分岐部１に与えられる。
【００１６】分岐部１は、与えられるデータパケットＰ
Ａのプロセッサ番号ＰＥ１によって、出力先の伝送路を
切換える。たとえば、プロセッサ番号ＰＥ１が奇数なら
ば該データパケットＰＡを伝送路２０へ送出し、偶数な
らば該データパケットＰＡを伝送路２１へ送出する。
Ａのプロセッサ番号ＰＥ１によって、出力先の伝送路を
切換える。たとえば、プロセッサ番号ＰＥ１が奇数なら
ば該データパケットＰＡを伝送路２０へ送出し、偶数な
らば該データパケットＰＡを伝送路２１へ送出する。
【００１７】伝送路１０に出力されたデータパケットＰ
Ａは、合流部４を介して伝送路１１に出力され、プログ
ラム記憶部５に与えられる。
Ａは、合流部４を介して伝送路１１に出力され、プログ
ラム記憶部５に与えられる。
【００１８】プログラム記憶部５は、図６にその一部が
示されたデータフロープログラムを予め記憶しており、
図５の入力データパケットＰＡのノード番号ＮＤに基づ
いたアドレス指定によって、図６に示されるように、次
位の行先情報Ｄ１および次位の命令情報Ｃ１が呼出さ
れ、該呼出された行先情報Ｄ１および該呼出された命令
情報Ｃ１を入力データパケットＰＡの行先フィールドＦ
１および命令フィールドＦ２に格納して該パケットを出
力する。出力されたデータパケットＰＡは、伝送路１２
を介してデータ対生成部６に与えられる。
示されたデータフロープログラムを予め記憶しており、
図５の入力データパケットＰＡのノード番号ＮＤに基づ
いたアドレス指定によって、図６に示されるように、次
位の行先情報Ｄ１および次位の命令情報Ｃ１が呼出さ
れ、該呼出された行先情報Ｄ１および該呼出された命令
情報Ｃ１を入力データパケットＰＡの行先フィールドＦ
１および命令フィールドＦ２に格納して該パケットを出
力する。出力されたデータパケットＰＡは、伝送路１２
を介してデータ対生成部６に与えられる。
【００１９】データ対生成部６は、プログラム記憶部５
より与えられるデータパケットＰＡの待ち合せ、すなわ
ち、その行先情報Ｄが一致する異なる２つのデータパケ
ットＰＡの検出を行ない、行先情報Ｄが一致する２つの
データパケットのうちの一方のデータパケットＰＡのオ
ペランドデータＯＰを、たとえば図４におけるデータ１
フィールドＦ３の内容を他方のデータパケットＰＡの図
４におけるデータ２フィールドＦ４に格納して出力す
る。出力されたデータパケットＰＡは、伝送路１３を介
して演算処理部７に与えられる。
より与えられるデータパケットＰＡの待ち合せ、すなわ
ち、その行先情報Ｄが一致する異なる２つのデータパケ
ットＰＡの検出を行ない、行先情報Ｄが一致する２つの
データパケットのうちの一方のデータパケットＰＡのオ
ペランドデータＯＰを、たとえば図４におけるデータ１
フィールドＦ３の内容を他方のデータパケットＰＡの図
４におけるデータ２フィールドＦ４に格納して出力す
る。出力されたデータパケットＰＡは、伝送路１３を介
して演算処理部７に与えられる。
【００２０】演算処理部７は、データ対生成部６から与
えられるデータパケットＰＡに対して所定の演算処理を
施し、その結果を入力データパケットＰＡのデータ１フ
ィールドＦ３に格納して伝送路１４を介して分岐部８に
与える。
えられるデータパケットＰＡに対して所定の演算処理を
施し、その結果を入力データパケットＰＡのデータ１フ
ィールドＦ３に格納して伝送路１４を介して分岐部８に
与える。
【００２１】分岐部８は、分岐部２と同様に、予めプロ
セッサ番号ＰＥをストアしており、与えられるデータパ
ケットＰＡの内、図５に示される行先フィールドＦ１中
のプロセッサ番号ＰＥ１とストアされたプロセッサ番号
ＰＥとを比較し、一致すれば入力されたデータパケット
ＰＡを伝送路１５に出力する。一致しなければ、入力さ
れたデータパケットＰＡを伝送路１６に出力する。
セッサ番号ＰＥをストアしており、与えられるデータパ
ケットＰＡの内、図５に示される行先フィールドＦ１中
のプロセッサ番号ＰＥ１とストアされたプロセッサ番号
ＰＥとを比較し、一致すれば入力されたデータパケット
ＰＡを伝送路１５に出力する。一致しなければ、入力さ
れたデータパケットＰＡを伝送路１６に出力する。
【００２２】以上の処理手順に基づき、データパケット
ＰＡがプログラム記憶部５→データ対生成部６→演算処
理部３→プログラム記憶部５→…と回り続けることによ
り、プログラム記憶部５に記憶されたデータフロープロ
グラムに基づいて演算処理が進行する。
ＰＡがプログラム記憶部５→データ対生成部６→演算処
理部３→プログラム記憶部５→…と回り続けることによ
り、プログラム記憶部５に記憶されたデータフロープロ
グラムに基づいて演算処理が進行する。
【００２３】さらに、該プロセッサ１０ｉを複数台含ん
で構成される図２（ａ）および（ｂ）のシステムにおい
ても、プロセッサ番号ＰＥ１にしたがったデータパケッ
トＰＡの振分けにより、該システムを構成するプロセッ
サのそれぞれに対して該当するデータパケットＰＡが与
えられることになる。
で構成される図２（ａ）および（ｂ）のシステムにおい
ても、プロセッサ番号ＰＥ１にしたがったデータパケッ
トＰＡの振分けにより、該システムを構成するプロセッ
サのそれぞれに対して該当するデータパケットＰＡが与
えられることになる。
【００２４】
【発明が解決しようとする課題】上述した従来のデータ
駆動型プロセッサを複数台接続して、システムを構成す
る場合には、図５に示されたように、データパケットＰ
Ａ中の行先フィールドＦ１のフィールド構成は固定され
ている。すなわち、行先フィールドＦ１のビット幅をｄ
ビットとしたとき、プロセッサ番号フィールドＦ１３の
ビット幅ｐと、ノード番号フィールドＦ１４のビット幅
ｎはともに固定値に設定されている。ただし、ｄ＝ｐ＋
ｎである。
駆動型プロセッサを複数台接続して、システムを構成す
る場合には、図５に示されたように、データパケットＰ
Ａ中の行先フィールドＦ１のフィールド構成は固定され
ている。すなわち、行先フィールドＦ１のビット幅をｄ
ビットとしたとき、プロセッサ番号フィールドＦ１３の
ビット幅ｐと、ノード番号フィールドＦ１４のビット幅
ｎはともに固定値に設定されている。ただし、ｄ＝ｐ＋
ｎである。
【００２５】したがって、フィールドＦ１３のビット幅
がｐの場合、２p個のデータ駆動型プロセッサの識別が
可能となり、２p 個までのデータ駆動型プロセッサを用
いて１つのシステムを構成することが可能となる。しか
しながら、２(p-1) 個以下のデータ駆動型プロセッサし
か用いない場合は、行先フィールドＦ１のフィールドＦ
１３に未使用ビットが残る。しかし、この未使用ビット
を、同じ行先フィールドＦ１に格納されるノード番号Ｎ
Ｄの使用可能ビットにすることはできず、ノード番号Ｎ
ＤはフィールドＦ１に未使用ビットがありながらｎビッ
トに固定されるので、データフロープログラムのプログ
ラム容量が制限されるという問題があった。さらにこの
問題は、該システムの運用効率を低下させるという問題
を引起した。
がｐの場合、２p個のデータ駆動型プロセッサの識別が
可能となり、２p 個までのデータ駆動型プロセッサを用
いて１つのシステムを構成することが可能となる。しか
しながら、２(p-1) 個以下のデータ駆動型プロセッサし
か用いない場合は、行先フィールドＦ１のフィールドＦ
１３に未使用ビットが残る。しかし、この未使用ビット
を、同じ行先フィールドＦ１に格納されるノード番号Ｎ
Ｄの使用可能ビットにすることはできず、ノード番号Ｎ
ＤはフィールドＦ１に未使用ビットがありながらｎビッ
トに固定されるので、データフロープログラムのプログ
ラム容量が制限されるという問題があった。さらにこの
問題は、該システムの運用効率を低下させるという問題
を引起した。
【００２６】それゆえにこの発明の目的は、複数のデー
タ駆動型情報処理装置を結合して１つのシステムを構成
する場合に、データパケットのフィールド構成の有効利
用をはかって、プログラム容量を増大させることのでき
るデータ駆動型情報処理装置を提供することである。
タ駆動型情報処理装置を結合して１つのシステムを構成
する場合に、データパケットのフィールド構成の有効利
用をはかって、プログラム容量を増大させることのでき
るデータ駆動型情報処理装置を提供することである。
【００２７】
【課題を解決するための手段】この発明にかかるデータ
駆動型情報処理装置は、複数の装置を結合し１つのシス
テムを構成する場合に、該システムにおいて処理される
データパケットの行先情報は少なくとも該パケットが処
理されるべき情報処理装置を一意に特定するための行先
プロセッサ番号および各装置に予めストアされたデータ
フロープログラムをアドレス指定するためのアドレスを
特定するための行先ノード番号を含み、該行先情報を格
納する該データパケットの行先フィールドのフィールド
構成を可変にすることにより、該システムを構成する情
報処理装置の台数に応じて行先フィールドを効果的に利
用できるものである。
駆動型情報処理装置は、複数の装置を結合し１つのシス
テムを構成する場合に、該システムにおいて処理される
データパケットの行先情報は少なくとも該パケットが処
理されるべき情報処理装置を一意に特定するための行先
プロセッサ番号および各装置に予めストアされたデータ
フロープログラムをアドレス指定するためのアドレスを
特定するための行先ノード番号を含み、該行先情報を格
納する該データパケットの行先フィールドのフィールド
構成を可変にすることにより、該システムを構成する情
報処理装置の台数に応じて行先フィールドを効果的に利
用できるものである。
【００２８】
【作用】この発明にかかるデータ駆動型情報処理装置は
上述のように構成されるので、従来のデータパケットに
おいて無駄が生じていた行先フィールド中の行先プロセ
ッサ番号を格納するためのフィールドのビット幅を無駄
分だけ縮小することができる。その結果、空になった行
先プロセッサ番号フィールドを、行先ノード番号を格納
するためのフィールドに割振ることにより、各データ駆
動型情報処理装置で取扱うことのできるノード数を増加
させること、言換えればアドレス指定可能なメモリ空間
を拡張することができ、より大規模なデータフロープロ
グラムの実行が可能となる。
上述のように構成されるので、従来のデータパケットに
おいて無駄が生じていた行先フィールド中の行先プロセ
ッサ番号を格納するためのフィールドのビット幅を無駄
分だけ縮小することができる。その結果、空になった行
先プロセッサ番号フィールドを、行先ノード番号を格納
するためのフィールドに割振ることにより、各データ駆
動型情報処理装置で取扱うことのできるノード数を増加
させること、言換えればアドレス指定可能なメモリ空間
を拡張することができ、より大規模なデータフロープロ
グラムの実行が可能となる。
【００２９】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。
照して詳細に説明する。
【００３０】図１（ａ）および（ｂ）は、本発明の一実
施例によるデータパケットＰＡのフィールド構成中の行
先フィールドの詳細構成および、該データパケットＰＡ
を処理するデータ駆動型プロセッサのブロック構成を示
す図である。
施例によるデータパケットＰＡのフィールド構成中の行
先フィールドの詳細構成および、該データパケットＰＡ
を処理するデータ駆動型プロセッサのブロック構成を示
す図である。
【００３１】本発明の一実施例におけるデータ駆動型プ
ロセッサ１０ｉを複数個結合したシステムの構成は図２
（ａ）および（ｂ）に示されたものと同様であり、本実
施例におけるデータパケットＰＡのフィールド構成およ
び、プログラム記憶部５における記憶内容のフィールド
構成もそれぞれ図４および図６に示された従来の場合と
同様であるので、それらに関する詳細な説明は省略す
る。
ロセッサ１０ｉを複数個結合したシステムの構成は図２
（ａ）および（ｂ）に示されたものと同様であり、本実
施例におけるデータパケットＰＡのフィールド構成およ
び、プログラム記憶部５における記憶内容のフィールド
構成もそれぞれ図４および図６に示された従来の場合と
同様であるので、それらに関する詳細な説明は省略す
る。
【００３２】図１（ａ）には、本実施例におけるデータ
パケットのフィールド構成中の、行先フィールドＦ１の
詳細構成が示される。本実施例では、図示されるように
データパケットＰＡ中の行先フィールドＦ１のフィール
ド構成を変更できるようにしている。すなわち、行先フ
ィールドＦ１のビット幅を予め決められた固定値ｄビッ
トとしたとき、プロセッサ番号フィールドＦ１１のビッ
ト幅ｐと、ノード番号フィールドＦ１２のビット幅ｎと
を可変にしている。ただし、ｄ＝ｐ＋ｎである。
パケットのフィールド構成中の、行先フィールドＦ１の
詳細構成が示される。本実施例では、図示されるように
データパケットＰＡ中の行先フィールドＦ１のフィール
ド構成を変更できるようにしている。すなわち、行先フ
ィールドＦ１のビット幅を予め決められた固定値ｄビッ
トとしたとき、プロセッサ番号フィールドＦ１１のビッ
ト幅ｐと、ノード番号フィールドＦ１２のビット幅ｎと
を可変にしている。ただし、ｄ＝ｐ＋ｎである。
【００３３】図１（ｂ）には、本実施例におけるデータ
パケットＰＡを処理するデータ駆動型プロセッサ１０ｉ
のブロック構成が示される。図１（ｂ）に示される本実
施例のデータ駆動型プロセッサ１０ｉのブロック構成
と、前述した従来の図３に示されるデータ駆動型プロセ
ッサ１０ｉのブロック構成とを比較し、その構成上異な
る点はないが、本実施例のプロセッサ１０ｉの分岐部２
および８ならびにプログラム記憶部５の各記憶領域に、
ストアされるデータは異なる。つまり、本実施例におけ
るデータ駆動型プロセッサ１０ｉは、プロセッサ番号Ｐ
Ｅに加えて、プロセッサ番号フィールドのビット幅ＰＬ
ならびにノード番号フィールドのビット幅ＮＬをストア
する。図１（ａ）に示される可変値のプロセッサ番号フ
ィールドＦ１１のビット幅ｐはビット幅ＰＬにして分岐
部２および８の記憶領域２ｂおよび８ｂのそれぞれにス
トアされる。また、図１（ａ）のノード番号フィールド
Ｆ１２のビット幅ｎは、ノード番号フィールドのビット
幅ＮＬにしてプログラム記憶部５にストアされる。これ
らのビット幅ＰＬおよびＮＬの設定は、プロセッサ番号
ＰＥ設定時に設定され、たとえば外部操作されるスイッ
チ入力により各記憶領域に設定される。
パケットＰＡを処理するデータ駆動型プロセッサ１０ｉ
のブロック構成が示される。図１（ｂ）に示される本実
施例のデータ駆動型プロセッサ１０ｉのブロック構成
と、前述した従来の図３に示されるデータ駆動型プロセ
ッサ１０ｉのブロック構成とを比較し、その構成上異な
る点はないが、本実施例のプロセッサ１０ｉの分岐部２
および８ならびにプログラム記憶部５の各記憶領域に、
ストアされるデータは異なる。つまり、本実施例におけ
るデータ駆動型プロセッサ１０ｉは、プロセッサ番号Ｐ
Ｅに加えて、プロセッサ番号フィールドのビット幅ＰＬ
ならびにノード番号フィールドのビット幅ＮＬをストア
する。図１（ａ）に示される可変値のプロセッサ番号フ
ィールドＦ１１のビット幅ｐはビット幅ＰＬにして分岐
部２および８の記憶領域２ｂおよび８ｂのそれぞれにス
トアされる。また、図１（ａ）のノード番号フィールド
Ｆ１２のビット幅ｎは、ノード番号フィールドのビット
幅ＮＬにしてプログラム記憶部５にストアされる。これ
らのビット幅ＰＬおよびＮＬの設定は、プロセッサ番号
ＰＥ設定時に設定され、たとえば外部操作されるスイッ
チ入力により各記憶領域に設定される。
【００３４】動作において、データパケットＰＡが合流
部０を介して分岐部２に入力すると、分岐部２では、記
憶領域２ｂにストアされたプロセッサ番号ＰＥと入力さ
れたデータパケットＰＡのビット幅ＰＬに基づいて読出
されたプロセッサ番号フィールドＦ１１のプロセッサ番
号ＰＥ１とを比較することにより、入力データパケット
の出力先を決定する。プロセッサ番号の比較により、一
致が確認されれば、該入力データパケットＰＡは合流部
４を介してプログラム記憶部５に与えられる。また、比
較結果、プロセッサ番号不一致であれば、該入力データ
パケットは合流部３を介して分岐部１に与えられ、該プ
ロセッサ１０ｉ外部に出力される。プログラム記憶部５
は、合流部４から与えられるデータパケットＰＡを入力
する。記憶部５は、与えられるデータパケットＰＡの行
先フィールドＦ１中のノード番号フィールドＦ１２のビ
ット幅ｎをノード番号フィールドのビット幅ＮＬにして
予め記憶しているので、与えられるデータパケットＰＡ
のノード番号ＮＤをビット幅ＮＬに基づいて読出し、読
出されたノード番号ＮＤのアドレス指定によって、図６
に示されるデータフロープログラムの次位の行先情報Ｄ
１および次位の命令情報Ｃ１を読出すようにする。読出
された行先情報Ｄ１および読出された命令情報Ｃ１は入
力データパケットＰＡの行先フィールドＦ１および命令
フィールドＦ２にそれぞれ格納して出力される。
部０を介して分岐部２に入力すると、分岐部２では、記
憶領域２ｂにストアされたプロセッサ番号ＰＥと入力さ
れたデータパケットＰＡのビット幅ＰＬに基づいて読出
されたプロセッサ番号フィールドＦ１１のプロセッサ番
号ＰＥ１とを比較することにより、入力データパケット
の出力先を決定する。プロセッサ番号の比較により、一
致が確認されれば、該入力データパケットＰＡは合流部
４を介してプログラム記憶部５に与えられる。また、比
較結果、プロセッサ番号不一致であれば、該入力データ
パケットは合流部３を介して分岐部１に与えられ、該プ
ロセッサ１０ｉ外部に出力される。プログラム記憶部５
は、合流部４から与えられるデータパケットＰＡを入力
する。記憶部５は、与えられるデータパケットＰＡの行
先フィールドＦ１中のノード番号フィールドＦ１２のビ
ット幅ｎをノード番号フィールドのビット幅ＮＬにして
予め記憶しているので、与えられるデータパケットＰＡ
のノード番号ＮＤをビット幅ＮＬに基づいて読出し、読
出されたノード番号ＮＤのアドレス指定によって、図６
に示されるデータフロープログラムの次位の行先情報Ｄ
１および次位の命令情報Ｃ１を読出すようにする。読出
された行先情報Ｄ１および読出された命令情報Ｃ１は入
力データパケットＰＡの行先フィールドＦ１および命令
フィールドＦ２にそれぞれ格納して出力される。
【００３５】プログラム記憶部５から出力されたデータ
パケットＰＡは、次のデータ対生成部６において、同じ
行先情報を持つデータパケットと待ち合せして、行先情
報が一致する異なる２つのデータパケットから新たなデ
ータパケットＰＡを導出して演算処理部７に与える。
パケットＰＡは、次のデータ対生成部６において、同じ
行先情報を持つデータパケットと待ち合せして、行先情
報が一致する異なる２つのデータパケットから新たなデ
ータパケットＰＡを導出して演算処理部７に与える。
【００３６】演算処理部７は、与えられるデータパケッ
トＰＡに対して所定の演算処理を施し、その結果を入力
データパケットＰＡのデータ１フィールドＦ３に格納し
て分岐部８に与える。
トＰＡに対して所定の演算処理を施し、その結果を入力
データパケットＰＡのデータ１フィールドＦ３に格納し
て分岐部８に与える。
【００３７】分岐部８は、前述の分岐部２と同様に、プ
ロセッサ番号ＰＥおよびプロセッサ番号フィールドのビ
ット幅ＰＬを記憶しており、入力されたデータパケット
ＰＡの行先フィールドＦ１中のプロセッサ番号ＰＥ１を
ビット幅ＰＬに基づいて読出し、読出されたプロセッサ
番号ＰＥ１と予めストアされたプロセッサ番号ＰＥとを
比較する。この比較結果、両プロセッサ番号が一致すれ
ば入力データパケットＰＡを伝送路１５に出力する。一
致しなければ、入力データパケットＰＡを伝送路１６に
出力する。
ロセッサ番号ＰＥおよびプロセッサ番号フィールドのビ
ット幅ＰＬを記憶しており、入力されたデータパケット
ＰＡの行先フィールドＦ１中のプロセッサ番号ＰＥ１を
ビット幅ＰＬに基づいて読出し、読出されたプロセッサ
番号ＰＥ１と予めストアされたプロセッサ番号ＰＥとを
比較する。この比較結果、両プロセッサ番号が一致すれ
ば入力データパケットＰＡを伝送路１５に出力する。一
致しなければ、入力データパケットＰＡを伝送路１６に
出力する。
【００３８】以上の処理手順に基づき、プログラム記憶
部５に記憶されたデータフロープログラムに基づいて演
算処理が進行する。
部５に記憶されたデータフロープログラムに基づいて演
算処理が進行する。
【００３９】
【発明の効果】以上のようにこの発明によれば、データ
駆動型情報処理装置において、データパケットの行先情
報を構成する行先プロセッサ番号および行先ノード番号
を格納する行先フィールドのフィールド構成を可変にす
ることができるので、従来において無駄が生じていた行
先フィールド中の行先プロセッサ番号を格納するフィー
ルドのビット幅をこの無駄分縮小できる。その結果、空
になったフィールドを、行先ノード番号を格納するフィ
ールドに割振ることにより、データ駆動型情報処理装置
で取扱うことのできるノード数を増加させることができ
るので、より大規模なデータフロープログラムの実行が
可能になるという効果がある。
駆動型情報処理装置において、データパケットの行先情
報を構成する行先プロセッサ番号および行先ノード番号
を格納する行先フィールドのフィールド構成を可変にす
ることができるので、従来において無駄が生じていた行
先フィールド中の行先プロセッサ番号を格納するフィー
ルドのビット幅をこの無駄分縮小できる。その結果、空
になったフィールドを、行先ノード番号を格納するフィ
ールドに割振ることにより、データ駆動型情報処理装置
で取扱うことのできるノード数を増加させることができ
るので、より大規模なデータフロープログラムの実行が
可能になるという効果がある。
【００４０】また、該データ駆動型情報処理装置を複数
個結合して１つのシステムを構成する場合に、システム
全体としてのプログラム容量も増大させることができる
ので、システム全体としての運用効率を高めることがで
きるという効果もある。
個結合して１つのシステムを構成する場合に、システム
全体としてのプログラム容量も増大させることができる
ので、システム全体としての運用効率を高めることがで
きるという効果もある。
【図１】（ａ）および（ｂ）は、本発明の一実施例によ
るデータパケットのフィールド構成中の行先フィールド
の詳細構成および該データパケットを処理するデータ駆
動型プロセッサのブロック構成を示す図である。
るデータパケットのフィールド構成中の行先フィールド
の詳細構成および該データパケットを処理するデータ駆
動型プロセッサのブロック構成を示す図である。
【図２】（ａ）および（ｂ）は、従来および本発明の一
実施例に適用される複数のデータ駆動型情報処理装置を
結合したシステムの構成図である。
実施例に適用される複数のデータ駆動型情報処理装置を
結合したシステムの構成図である。
【図３】従来のデータ駆動型プロセッサのブロック構成
図である。
図である。
【図４】従来および本発明の一実施例に適用されるデー
タ駆動型プロセッサにおけるデータパケットのフィール
ド構成例を示す図である。
タ駆動型プロセッサにおけるデータパケットのフィール
ド構成例を示す図である。
【図５】図４に示されたデータパケットの行先フィール
ドの従来の構成例を示す図である。
ドの従来の構成例を示す図である。
【図６】従来および本発明の一実施例に適用されるプロ
グラム記憶部の記憶内容のフィールド構成の一部を示す
図である。
グラム記憶部の記憶内容のフィールド構成の一部を示す
図である。
０，３および４ 合流部 １，２および８ 分岐部 ５ プログラム記憶部 ６ データ対生成部 ７ 演算処理部 １０ｉ データ駆動型プロセッサ（データ駆動型情報処
理装置） ＰＡ データパケット Ｆ１ 行先フィールド Ｆ１１ プロセッサ番号フィールド Ｆ１２ ノード番号フィールド ＰＬ プロセッサ番号フィールドのビット幅 ＮＬ ノード番号フィールドのビット幅 ＰＥ プロセッサ番号 ＮＤ ノード番号 なお、各図中、同一のものは同一または相当部分を示
す。
理装置） ＰＡ データパケット Ｆ１ 行先フィールド Ｆ１１ プロセッサ番号フィールド Ｆ１２ ノード番号フィールド ＰＬ プロセッサ番号フィールドのビット幅 ＮＬ ノード番号フィールドのビット幅 ＰＥ プロセッサ番号 ＮＤ ノード番号 なお、各図中、同一のものは同一または相当部分を示
す。
Claims (1)
- 【請求項１】 複数の行先情報および複数の命令情報か
らなるデータフロープログラムを記憶し、行先フィール
ド、命令フィールド、第１のデータフィールドおよび第
２のデータフィールドからなるデータパケットを入力
し、そのデータパケットの行先フィールドの内容に基づ
くアドレスを指定することによって、前記データフロー
プログラムの次位の行先情報および次位の命令情報を読
出し、それらの各情報を前記データパケットの行先フィ
ールドおよび命令フィールドにそれぞれ格納して出力す
るプログラム記憶手段と、 前記プログラム記憶手段から出力される前記データパケ
ットの待ち合せを行ない、行先情報が一致する２つのデ
ータパケットの内一方のデータパケットの第１のデータ
フィールドのデータを他方のデータパケットの第２のデ
ータフィールドに格納してその他方のデータパケットを
出力するデータ対生成手段と、 前記データ対生成手段から出力される前記データパケッ
トを入力し、そのデータパケットの命令フィールドの命
令情報を解読し、前記第１および第２のデータフィール
ドの２つのデータに対して所定の演算処理を施し、その
結果をそのデータパケットの第１のデータフィールドに
格納して出力する演算処理手段とから構成されるデータ
駆動型情報処理装置において、 複数の前記情報処理装置を結合し、１つのシステムを構
成する場合に、前記行先情報は、少なくとも該パケット
が処理されるべき前記情報処理装置を一意に特定するた
めの行先プロセッサ番号および前記アドレスを特定する
ための行先ノード番号を含み、該行先情報を格納する行
先フィールドのフィールド構成を可変にすることによ
り、前記システムを構成する前記情報処理装置の台数に
応じて行先フィールドを効果的に利用できることを特徴
とする、データ駆動型情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301768A JP2750968B2 (ja) | 1991-11-18 | 1991-11-18 | データ駆動型情報処理装置 |
| US08/265,621 US5428812A (en) | 1991-11-18 | 1994-06-24 | Data driven processors system for adaptively configuring width of the destination field based on the number of detected information processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301768A JP2750968B2 (ja) | 1991-11-18 | 1991-11-18 | データ駆動型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143755A JPH05143755A (ja) | 1993-06-11 |
| JP2750968B2 true JP2750968B2 (ja) | 1998-05-18 |
Family
ID=17900943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301768A Expired - Fee Related JP2750968B2 (ja) | 1991-11-18 | 1991-11-18 | データ駆動型情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5428812A (ja) |
| JP (1) | JP2750968B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586281A (en) * | 1992-10-27 | 1996-12-17 | Sharp Kabushiki Kaisha | Data driven type information processing apparatus |
| JPH08249306A (ja) * | 1995-03-09 | 1996-09-27 | Sharp Corp | データ駆動型情報処理装置 |
| JP3677315B2 (ja) * | 1995-06-01 | 2005-07-27 | シャープ株式会社 | データ駆動型情報処理装置 |
| JP2004525449A (ja) * | 2001-02-14 | 2004-08-19 | クリアスピード・テクノロジー・リミテッド | 相互接続システム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156910A (en) * | 1974-02-28 | 1979-05-29 | Burroughs Corporation | Nested data structures in a data driven digital data processor |
| US4953083A (en) * | 1987-04-23 | 1990-08-28 | Mitsubishi Denki Kabushiki Kaisha | Data driven processor |
| JPH0646414B2 (ja) * | 1987-10-20 | 1994-06-15 | シャープ株式会社 | 情報処理装置 |
| JPH06101044B2 (ja) * | 1988-01-23 | 1994-12-12 | シャープ株式会社 | デッドロック回避実行制御方式 |
| US5125097A (en) * | 1988-01-29 | 1992-06-23 | Sharp Kabushiki Kaisha | Data flow type information processors where data packets pass through plurality of merging and branching portions of the internal path |
| US4985895A (en) * | 1988-11-14 | 1991-01-15 | Wegener Communications, Inc. | Remote controlled receiving system apparatus and method |
| US5297144A (en) * | 1991-01-22 | 1994-03-22 | Spectrix Corporation | Reservation-based polling protocol for a wireless data communications network |
-
1991
- 1991-11-18 JP JP3301768A patent/JP2750968B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-24 US US08/265,621 patent/US5428812A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05143755A (ja) | 1993-06-11 |
| US5428812A (en) | 1995-06-27 |
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Legal Events
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