Изобретение относитс к вычислительной технике и может быть использовано в вычислительных устройствах разного назначени . Целью изобретени вл етс повышение производительности устройства На чертеже приведена структурна схема операционного устройства микропроцессорной вычислительной сисОперационное устройство микропроцессорной вычислительной системы содержит блок 1 микропрограммного управлени , арифметико-логический блок 2, первый блок 3 обмена информацией , второй блок 4 обмена информацией , дешифратор 5, элемент И 6 и вход-выход 7. Арифметико-логический блок 2 состоит из секционированных микропроцес сорных элементов 8, количество которых определ етс разр дностью обрабатываемого слова, и схемы 9 ускорен ного переноса. Микропроцессорные элементы 8 содержат внутреннюю пам ть , состо щую из накапливающего регистра и сверхоперативной пам ти. Информационный вход-выход 10 этих элементов подключен к второму информационному входу-выходу первого блока 3 обмена информацией, а выходы 11 и 12 ускоренного переноса соединены с входами схемы 9 ускоренного переноса и с информационным входом ;второго блока 4 обмена информацией. Синхровходы микропроцессорных элементов 8 соединены с выходом элемента И 6, вход переноса младшей секции арифметико-логического блока ;соединен с выходом 13 пол переноса Яблока 1 микропрограммного управление |а входы переноса всех последующих секций микропроцессорного арифметико-логического блока соединены соответственно с выходами схемы 9 ускоренного переноса. Другие входы микропроцессорных элементов 8 соединены соответственно с выходами 14 пол определени кода операции и выходами 15 констант блока 1 ьшкропрограммного управлени . Схема ускоренного переноса соединена по входу с выходом 13 пол переноса блока 1 микропрограммного управлени и с выходами 11 и 12 ускоренного переноса всех секционированных микропроцессорных элементов 8. Выходы схемы ускоренного переноса соединены соответственно 322 с входами переноса секционированных микропроцессорных элементов 8, начина со второй секции, и с входом J6 блока 1 микропрограммного управлени . Операционное устройство микропроцессорной вычислительной системы работает следующим образом. Работа устройства синхронизируетс сигналом, поступающим через синхро™ вход 17. Задним фронтом синхросигнала в блоке 1 микропрограммного управлени формируетс адрес слова микрокоманды , подпежащей выполнению. По данному адресу считываетс микрокоманда , и при помощи управл ющих полей слова микрокоманды осуществл етс управление работой устройства в течение данного мащинного щага. Арифметико-логическому блоку 2 задаетс из полей текущей микрокоманды код операции по шине 14, константа или маска по шине 15 и входной перенос по шине 13, если это требуетс текущей операцией. Управл ющее поле той же микрокоманды дешифруетс дешифратором 5, который формирует на . своих инверсных выходах сигнйлы уп|равлени9 блоками 3 и 4 обмена информацией и настраивает- их на прием-передачу . Оба блока обмена информацией посто нно подключены к входувыходу 7 устройства. Так как одновре менно может быть активным только один из выходов дешифратора 5, то, если блок 4 обмена информацией настроен на передачу информации на выход 7 устройства, блок 3 обмена информацией настроен на прием, или наоборот. Тогда в данном операционном устройстве происходит только передача на выход устройства информации с выхода арифметико-логического блока 2, так как блок 4 обмена информацией в качестве приемника не используетс . Дл арифметико-логического блока 2 внешними операндами вл ютс данные на входной-выходной шине 10, шине 15 констант и шине 13 входного переноса, а внутренними операндами - содержимое внутренней пам ти , т.е. содержимое накапливающего регистра или регистров сверхоперативной пам ти микропроцессорных элементов 8. Арифметико-логический блок 2 формирует результат операции по значени м операндов в соответствии с кодом операции на шине 14 и с приходом синхросигнала запоминает его во внутренней пам ти арифметико-логического блока. Дл ускорени формировани сигнала полного переноса в арифметико-логическом блоке 2 используетс схема 9 ускоренного переноса , принимающа по шинам 1I и 12 вырабатьшаемые микропроцессорными элементами 8 сигналы ускоренного переноса. Сигнал полного переноса на шине 16 запоминаетс с приходом синхросигнала в блоке 1 микро программного управлени . Результат операции может передаватьс на выход 7 устройства из накапливающего регистра микропроцессорных элементов 8 через шину 10 и блок 3 обмена информацией. Микропроцессорные элементы 8 выполн ют определенный набор операций результаты которых запоминаютс в накапливающем регистре или в какомлибо другом регистре сверхоперативной пам ти. Вывод результата на выход 7 устройства из любого регистра сверхоперативной пам ти требует пересыпки результата в накапливающий регистр микропроцессорных элементов 8 с предварительным запоминанием содержимого накапливающего регистра в свободном регистре сверхоперативной пам ти и последующего его восстановлени , если данные из накапливающего регистра должны использоватьс в последующих шагах микропрограмм 1 . Вывод содержимого любого регистра сверхоперативной пам ти на выход 7 устройства через блок обмена информацией требует выполнени трех шагов, микропрограммы. Дп сокращени количества выполн емых шагов введен второй блок 4 обмена информацией и элемент И 6, с помощью которых осуществл етс вывод содержимого регистра сверхопера тивной пам тн на выход 7 устройства за один машинный шаг без разрушени содержимого накапливающего регистра При вьшолнении арифметических операций над операндами, одним из которых увл етс содержимое регистра внутренней пам ти микропроцессорного эле мента 8, а вторым - содержимое шины 15 констант, двухразр дный микропроцессорньй элемент 8 вырабатывает сигналы ускоренного переноса на шинах 11 (сигнал X) и 12 (сигнал Y) 324 ,K, ,; ,R R,K, +К,К„ ,-b ,(2) где R - двоичное значение (О или 1) содержимого младшего разр да внутреннего регистра; R - двоичное значение (О или I) содержимого старшего разр да внутреннего регистра; Кр - двоичное значение (О или 1) содержимого младшего разр да шины 15; К - двоичное значение (О или I) содержимого старшего разр да шины 15. Прин в посто нные значени (И и подставив их в выражени (1) и (2), получим X RO;(3) Y R,(4) Выражени (3))(4| можно расширить дл 2д-разр дного арифметикологического блока, построенного на базе микропроцессорных элементов 8; Х„ - RO(5) (6) где ,2,3...п. Следовательно, на выходах совокупности шин И, 12 дл п микропроцессорных элементов 8 формируетс со держимое внутреннего регистра следующего формата: R R R в R ч в 4 О Цикл вывода содержимого регистра сверхоперативной пам ти на выход 7 устройства осуществл етс мшсрокоман дои , котора формирует на шине 14 код операции, использующий в качестве первого операнда выбранный регистр сверхоперативной пам ти, а в качестве второго операнда - содержимое шины i5 в виде константы 01...0101. При этом на вход дешифратора 5 из управл ющего пол микрокоманды подаетс код, в соответствии с которым дешифратор вырабатывает на втором инверсном выходе сигнал запрета работы элемента И 6 н одновременно настраивает работу второго блока 4 обмена информацией на передачу содержимого выбранного внутреннего регистра сверхоперативной пам ти на выход 7 устройства. Синхросигнал на входе арифметико- v логического блока в данном машинном шаге отсутствует из-за запрета работы элемента И 6, и содержимое