KR940009819A - 데이타 처리 시스템의 오프셋 값 계산 회로 및 방법 - Google Patents
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Abstract
데이타 처리 시스템(10)은 2의 멱승의 경계를 활용하여 색인 번지지정, 자동 증가 및, 자동 감소를 실행한다. 실례로 5비트 오프셋은 사용자가 데이타 테이블을 통하여 앞쪽으로 또는 뒤쪽으로 16바이트를 진행하도록 허용한다. 실행될 동작을 나타내는 명령, 포인트 레지스터(58,60) 및, 오프셋 값이 실행 유닛(14)에 제공된다. 포인터 레지스터(58,60)는 제1어드레스 값을 기억하며, 오프셋 값은 부호 및 크기를 가진다. 산술 논리 유닛인 ALU(52)는 반전된 부호값을 제공하도록 오프셋 값의 부호를 반전한다. 다수의 가산기(100,102,104,106 및 108)는 오프셋 합을 발생하도록 오프셋 값, 제1어스레스 값 및, 반전된 부호값을 가산한다. 양의 오프셋 값은 대칭의 2의 멱승 오프셋 범위를 발생하도록 1씩 증가되어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 데이타 처리 시스템의 블록도,
제2도는 제1도의 실행 유닛의 블록도,
제3도는 제2도의 산술 논리 유닛의 블럭도.
Claims (2)
- 오프셋 합을 계산하기 위한 데이타 처리 시스템에 있어서, 오프셋 값을 가지며, 처리될 동작을 열거하는 제1부분과 부호부분(sign portion) 및 크기부분(magnitude portion) 양쪽 모두를 가지는 오프셋 값을 지정하는 제2부분을 가지는 명령(instruction)을 수신하고, 또한 제1어드레스 값을 수신하기 위한 인터페이스 수단, 명령을 수신하기 위해 입력 수단에 연결되며, 다수의 제어 신호를 제공하도록 상기 명령을 디코드하기 위한 명령 디코드수단, 제1어드레스 값을 수신하기 위해 인터페이스 수단에 연결되며, 명령의 실행중에 제1어드레스 값을 기억하기 위한 레지스터 및, 제1어드레스 값 부분을 수신하기 위해 레지스터에 연결되고 오프셋 값을 수신하기 위해 입력 수단에 연결되며, 다수의 제어 신호부분을 수신하기 위해 명령 디코드 수단에 연결되고, 반전된 오프셋 부호값을 제공하도록 오프셋 값의 부호 부분을 반전하여, 제1어드레스 값의 대칭 범위내에 있으나 제1어드레스 값과 같지는 않은 오프셋 합을 발생하기 위해 제1어드레스 값, 오프셋 값의 부호부분 및 크기 부분 및 반전된 오프셋 부호값 각각을 가산하는 산술 논리 회로를 구비하는 데이타 처리 시스템.
- 오프셋 합을 계산하는 방법에 있어서, 오프셋 값을 가지며, 처리될 동작을 열거하는 제1부분과 부호부분 및 크기부분 양쪽 모두를 가지는 오프셋 값을 열거하는 제2부분을 가지는 명령을 수신하는 단계, 제1어드레스 값을 수신하는 단계, 상기 명령을 수신함에 따라 다수의 제어 신호를 제공하도록 명령을 디코딩하는 단계, 명령의 실행중 제1어드레스 값을 기억하는 단계, 반전된 오프셋 부호값을 제공하도록 오프셋 값의 부호부분을 반전하는 단계 및, 제1어드레스 값의 범위내에 있으나, 제1어드레스 값과는 같지 않은 오프셋 합을 발생하도록, 제1어드레스 값, 오프셋 값의 부호부분 및 크기부분 및, 반전된 오프셋 부호값 각각을 가산하는 단계를 구비하는 오프셋 합 계산 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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