KR960015210A - 수퍼스칼라 마이크로프로세서 정수 실행 유닛의 구조 - Google Patents

Abstract

본 발명은 수퍼스칼라 마이크로프로세서를 지원할 수 있는 정수 실행 유닛의 구조에 관한 것이다. 2개의 파이프라인을 가진 수퍼스칼라 프로세서의 정수 실행 유닛은 2개의 산술논리연산회로를 사용함으로서 2개의 명령어를 동시에 처리할 수 있으므로 명령어의 처리속도를 최대 2배까지 향상시킬 수 있다. 빈번히 발생하는 메모리 데이타를 이용한 연산을 수퍼스칼라 구조에서 효율적으로 수행시킬 수 있도록 메모리 레지스터를 사용하여 처리하였다. 레지스터 화일의 입력단에서 MUX의 필요성을 없애 하드웨어의 부담을 줄일 수 있도록 산술논리연산회로의 출력값을 8비트 데이터일 경우 복제하여 사용하였다.

Description

수퍼스칼라 마이크로프로세서 정수 실행 유닛의 구조

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 이 발명에 따른 수퍼스칼라 마이크로프로세서를 위한 정수 실행 유닛의 블럭도,

제3도는 이 발명에 따른 수퍼스칼라 마이크로프로세서를 위한 정수 실행 유닛의 확장블럭에서의 최하위 바이트 복제과정도.

Claims (6)

1. 수퍼스칼라 마이크로프로세서 정수 실행 유닛을 구현하는 구조에 있어서 연산 데이터를 공급하는 레지스터 화일(1000)과, 상기 레지스터 화일(1000)내에서 연산결과 발생하는 플래그 값을 저장하는 플래그 레지스터(2000)와, 상기 레지스터 화일(1000)의 데이터로부터 산술, 논리 연산을 수행하는 산술논리연산회로(3000,4000)와, 상기 산술논리연산회로(3000,4000)에 연결되어 명령어의 종류에 따라 알맞은 제어신호를 제공하는 산술논리연산회로를 제어기(5000)와, 상기 레지스터 화일(1000)에 연결되어 데이터를 제공받아 비트레벨 연산을 수행하는 베럴 쉬프터 블럭(6000)과, 상기 배럴 쉬프터 블럭(6000)에 연결되어 알맞은 제어신호를 공급하는 배럴 쉬프터 제어기(7000)와, 상기 산술논리연산회로(3000,4000)와 배럴 쉬프터 블럭(6000)으로부터 발생하는 상태 플래그 값들중 알맞은 플래그를 선택하는 플래그 발생 로직(8000), 로 구성되는 수퍼스칼라 마이크로프로세서를 위한 정수 실행 유닛의 구조 및 연결방법.
2. 제1항에 있어서 수퍼스칼라 마이크로프로세서 정수 실행 유닛을 구현하는 구조에 있어서 두개의 상기 산술논리연산회로(3000,4000)와 상기 다중단자 레지스터 화일(1000)의 사용.
3. 제1항에 있어서 상기 산술논리연산회로(3000,4000)는 레지스터 화일(1000)로부터 데이타를 제공받아 알맞은 연산을 행한 후 다시 상기 레지스터 화일(1000)에 결과값을 쓰며, 산술연산을 수행하는 입력 MUX와 32비트 덧셈기(10)와, 논리연산을 수행하는 논리연산기(20)와, 확장연산을 수행하며 단어길이에 따라 알맞은 출력값을 만들어내는 확장블럭(30)과, 연산의 결과 발생하는 상태 플래그 값을 만드는 플래그 발생기(40),로 구성되는 것 상기 산술논리연산회로의 구성 및 연결방법.
4. 제1항에 있어서 두개의 상기 산술논리연산회로(3000,4000)와 상기 배럴 쉬프터 블럭(6000)으로부터 나오는 상태 플래그 값으로부터 상기 플래그 발생 로직(8000)에서 최종 플래그 값을 선택하는 방법.
5. 제1항에 있어서 상기 레지스터 화일(1000)내의 메모리 레지스터(160)에서 메모리 엑세스를 필요로 하는 명령어를 처리하는 방법.
6. 제1항에 있어서 상기 산술논리연산회로(3000,4000)와 상기 배럴 쉬프터 블럭(6000)의 상기 확장블럭(30)내에서 8비트 데이터에 대한 연산 결과값을 하드웨어의 부담을 감소시키기 위해 복제한다는 것.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.