JPS59172040A - 乗算回路 - Google Patents
乗算回路Info
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- JPS59172040A JPS59172040A JP4749283A JP4749283A JPS59172040A JP S59172040 A JPS59172040 A JP S59172040A JP 4749283 A JP4749283 A JP 4749283A JP 4749283 A JP4749283 A JP 4749283A JP S59172040 A JPS59172040 A JP S59172040A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は乗算回路の改良に関する。
こ、の種の乗算回路は一般に第１図に示されるように構
成されている。図中、１，２．３はｎビットのレジスタ
であヲ）、初期状態においてレジスタＩには被乗数、レ
ジスタ２には数値「釦、レジスタ３には乗数がそれぞれ
初期設定される。
成されている。図中、１，２．３はｎビットのレジスタ
であヲ）、初期状態においてレジスタＩには被乗数、レ
ジスタ２には数値「釦、レジスタ３には乗数がそれぞれ
初期設定される。
ここで乗数は必ず正とする。したがって初期設定のため
には前処理が必要である。レジスタ３の出力め最下位ビ
ットは線路Ｌｌｌ を介して選択回路４に供給される
。選択回路４は線路Ｌｌｌの論理状態に応じ、線路Ｌ１
２ を介して供給されるレジスタｌの出力または数値
「０」のいずれか一方を選択する。選択回路４の選択出
力は線路Ｌ１．ｙ を介１．て加算器５へ供給される
。この加算器５には線路ＬＩ４ を介してレジスタ２
の出力も供給されている。加算器５は線路Ｌ１ｇ。
には前処理が必要である。レジスタ３の出力め最下位ビ
ットは線路Ｌｌｌ を介して選択回路４に供給される
。選択回路４は線路Ｌｌｌの論理状態に応じ、線路Ｌ１
２ を介して供給されるレジスタｌの出力または数値
「０」のいずれか一方を選択する。選択回路４の選択出
力は線路Ｌ１．ｙ を介１．て加算器５へ供給される
。この加算器５には線路ＬＩ４ を介してレジスタ２
の出力も供給されている。加算器５は線路Ｌ１ｇ。
Ｌ７４ を介１．で供給される上記各出力を加算１゜て
その加算結果を線路Ｌ１５ へ出力する。
その加算結果を線路Ｌ１５ へ出力する。
加算器５のオーバーフロー出力および符号出力はそれぞ
れ線路Ｌ ｒ ６． Ｉ、１７ を介Ｉ７て排他的論理
和回路６に供給される。一方、加算器５の加算結果であ
る線路Ｌ１５ の内容は１ビツトシフトを行なうシフ
ト回路７に供給され、右に１ピツ）・たけシフトされる
。このシフト回路７には排他的論理和回路６の出力がシ
フトインデータと【７て線路１．、１ Ｂ を介して
供給される。また、レジスタ３の出力は線路Ｌｒ９
を介して１ビツトシフトを行なうシフト回路８に供給さ
れ、右に１ビツトだけシフトされる。このシフト回路８
にはシフト回路７のシフトアウトデータがシフトインデ
ータとして線路Ｌ２θ を介して供給される。１、か１
．てシフト回路７の出力は線路■、２１ を介してレジ
スタ２に置数され、シフト回路８の出力は線路Ｌ２２
を介してレジスタ３に置数される。は−ヒの動作がｎ回
繰り返されることにより、積がレジスタ２．３に設定さ
れる。
れ線路Ｌ ｒ ６． Ｉ、１７ を介Ｉ７て排他的論理
和回路６に供給される。一方、加算器５の加算結果であ
る線路Ｌ１５ の内容は１ビツトシフトを行なうシフ
ト回路７に供給され、右に１ピツ）・たけシフトされる
。このシフト回路７には排他的論理和回路６の出力がシ
フトインデータと【７て線路１．、１ Ｂ を介して
供給される。また、レジスタ３の出力は線路Ｌｒ９
を介して１ビツトシフトを行なうシフト回路８に供給さ
れ、右に１ビツトだけシフトされる。このシフト回路８
にはシフト回路７のシフトアウトデータがシフトインデ
ータとして線路Ｌ２θ を介して供給される。１、か１
．てシフト回路７の出力は線路■、２１ を介してレジ
スタ２に置数され、シフト回路８の出力は線路Ｌ２２
を介してレジスタ３に置数される。は−ヒの動作がｎ回
繰り返されることにより、積がレジスタ２．３に設定さ
れる。
このように従来の乗舒回路では、シフト回路へのシフト
インデータは、加廓器から出力さｈる加算結果のオーバ
ーフロー出力と符吋出力との排他的論理和をとることＫ
より生成されていた。しかし、加算器においては、オー
バーフローと符彎の出力タイミングは加算結果の出力タ
イミングより遅れるのが一般的であり、かつ排他的論理
和回路での遅れが加わるため、シフトインデータの生成
タイミングが加算結果の出力タイミングよＩ）著しく遅
れる欠点があった。このため、乗算のせイクルタイムが
長くなり、高速化を阻む一因となっていた。
インデータは、加廓器から出力さｈる加算結果のオーバ
ーフロー出力と符吋出力との排他的論理和をとることＫ
より生成されていた。しかし、加算器においては、オー
バーフローと符彎の出力タイミングは加算結果の出力タ
イミングより遅れるのが一般的であり、かつ排他的論理
和回路での遅れが加わるため、シフトインデータの生成
タイミングが加算結果の出力タイミングよＩ）著しく遅
れる欠点があった。このため、乗算のせイクルタイムが
長くなり、高速化を阻む一因となっていた。
本発明は上記事情に鑑みて々されたものでその目的は、
加算器の加算結果を１ビツト右シフトするシフト／１手
段にシフトインデータを訓速供給で入る乗算回路を提供
することにある。
加算器の加算結果を１ビツト右シフトするシフト／１手
段にシフトインデータを訓速供給で入る乗算回路を提供
することにある。
本発明は、初期状態においては乗数の最下位ビットの論
理値を保持する一方、当該乗数を記憶し、かつ１ビツト
ずつ右シフトする記憶手段（第２記憶手段）の記憶内容
の最下位ビットの論理値が１”となると以後論理値“１
″を保持する記憶手段（第３記憶手段）と、この記憶手
段の１ビツトの保持内容に応じて被乗数の最上位ビット
または論理値”０″のいずれか一方をシフトインデータ
としてシフト手段に選択的に供給する手段とにより、加
算器を通過させることなくシフトインデータを生成する
ようにしたものである。
理値を保持する一方、当該乗数を記憶し、かつ１ビツト
ずつ右シフトする記憶手段（第２記憶手段）の記憶内容
の最下位ビットの論理値が１”となると以後論理値“１
″を保持する記憶手段（第３記憶手段）と、この記憶手
段の１ビツトの保持内容に応じて被乗数の最上位ビット
または論理値”０″のいずれか一方をシフトインデータ
としてシフト手段に選択的に供給する手段とにより、加
算器を通過させることなくシフトインデータを生成する
ようにしたものである。
以下、本発明の一実施例を図面を参照して説明する。な
お、第１図と同一部分には同一符号を付して詳細ガ説明
を省略する。第２図は乗神回路の構成を示すもので、Ｌ
４１ は初期状態において乗数を乗算回路内に導くた
めの線路、３１は初期状態のと六にはＬ４１ を介Ｉ
７て供給される乗数を選択し、乗算が行なわれていると
きには前記■、２２ を介１．て供給されるシフト回路
８の出力を選択する選択回路である。１・４２は選択回
路３１の選択出力をレジスタ３に導くための線路、Ｌｉ
２ は線路４Ｉの最下位ビットを後述する選択回路３３
に導くための線路である。３２はレジスタ３の出力の最
下位ビットの次のビットおよび後述するフリップフロッ
プ（以下、Ｆ／Ｆ と称する）３４の出力が入力され
るオアゲート、３３は初期状態のときにはＬｉ２ を
介して供給される乗数の／ｉ−Ｆ位ビットを選択し、乗
算が行なわれているときにはオアゲート３２の出力を選
択する選択回路である。
お、第１図と同一部分には同一符号を付して詳細ガ説明
を省略する。第２図は乗神回路の構成を示すもので、Ｌ
４１ は初期状態において乗数を乗算回路内に導くた
めの線路、３１は初期状態のと六にはＬ４１ を介Ｉ
７て供給される乗数を選択し、乗算が行なわれていると
きには前記■、２２ を介１．て供給されるシフト回路
８の出力を選択する選択回路である。１・４２は選択回
路３１の選択出力をレジスタ３に導くための線路、Ｌｉ
２ は線路４Ｉの最下位ビットを後述する選択回路３３
に導くための線路である。３２はレジスタ３の出力の最
下位ビットの次のビットおよび後述するフリップフロッ
プ（以下、Ｆ／Ｆ と称する）３４の出力が入力され
るオアゲート、３３は初期状態のときにはＬｉ２ を
介して供給される乗数の／ｉ−Ｆ位ビットを選択し、乗
算が行なわれているときにはオアゲート３２の出力を選
択する選択回路である。
３４は選択回路３３の選択出力を記憶するＦ／Ｆ（フリ
ップフロップ）、Ｌ４４ はＦ／Ｆ３４の出力をオアゲ
ート３２の一方の入力端子に導く線路である。Ｌ４５
はレジスタ３の出力の最下位ビットの次のビットをオア
ゲート３２の他方の入力端子に導く線路、Ｌ４６ は
オアゲート３２の出力を選択回路３３に導く線路、１．
４７ は選折回路３３の出力をＦ／Ｆ、？４に導く線路
である。
ップフロップ）、Ｌ４４ はＦ／Ｆ３４の出力をオアゲ
ート３２の一方の入力端子に導く線路である。Ｌ４５
はレジスタ３の出力の最下位ビットの次のビットをオア
ゲート３２の他方の入力端子に導く線路、Ｌ４６ は
オアゲート３２の出力を選択回路３３に導く線路、１．
４７ は選折回路３３の出力をＦ／Ｆ、？４に導く線路
である。
３５けレジスタＩの出力の最上位ビットまたは論理値”
０”のいずれか一方を選択する選択回路、Ｌ４Ｂ は
レジスタｌの出力の最上位ビットを選択回路３５に導く
線路である。選択回路３５の選択出力はシフトインデー
タとして前記線路Ｌ１Ｂ を介してシフト回路７に供
給される。選択回路３５の選択制御信号には、Ｆ／Ｆ
３４の出力が用いられており、Ｌｉ２ はＦ／Ｆ、９４
の出力を選択制御信号として選択回路３５に導くための
線路である。
０”のいずれか一方を選択する選択回路、Ｌ４Ｂ は
レジスタｌの出力の最上位ビットを選択回路３５に導く
線路である。選択回路３５の選択出力はシフトインデー
タとして前記線路Ｌ１Ｂ を介してシフト回路７に供
給される。選択回路３５の選択制御信号には、Ｆ／Ｆ
３４の出力が用いられており、Ｌｉ２ はＦ／Ｆ、９４
の出力を選択制御信号として選択回路３５に導くための
線路である。
次に第２図の構成の動作を説明する。まず、乗置開始に
先立ってレジスタＩには被乗数が、レジスタ２には数値
「０」が置数される。ここで、乗数はすでに正となるよ
うに前処理が施されているものとする。すなわち乗数が
負であったならば、乗数、被乗数ともに一１倍される。
先立ってレジスタＩには被乗数が、レジスタ２には数値
「０」が置数される。ここで、乗数はすでに正となるよ
うに前処理が施されているものとする。すなわち乗数が
負であったならば、乗数、被乗数ともに一１倍される。
初期設定時において乗数が線路Ｌ４１ を介１．て選
択回路３Ｉに供給されると、線路Ｌ４？ 上の乗数は
選択回路３Ｉにより選択されレジスタ３に供給される。
択回路３Ｉに供給されると、線路Ｌ４？ 上の乗数は
選択回路３Ｉにより選択されレジスタ３に供給される。
これによりレジスタ３には乗数が置数される。このと舞
、同時に乗数の最下位ビットが線路Ｌ４３ を介して
選択回路３３に供給され、当該最下位ビットは選択１０
１路３３によ１１選択されてＦ／Ｐ ３４に供給される
。これによｉｌ Ｆ／Ｆ３４ には乗数の最下位ビット
が保持される。
、同時に乗数の最下位ビットが線路Ｌ４３ を介して
選択回路３３に供給され、当該最下位ビットは選択１０
１路３３によ１１選択されてＦ／Ｐ ３４に供給される
。これによｉｌ Ｆ／Ｆ３４ には乗数の最下位ビット
が保持される。
以上で初期設定が完了する。
初期設定が完了すると乗算が開始される。選択回路４は
レジスタＩの出力または数値［ののいずれか一方を、線
路Ｌ １１の状態すなわちレジスタ３の出力の最下位ビ
ットの論理値に応じて選択する。選択回路４は、レジス
タ３の出力路４の選択出力は加算器５に供給される。こ
の加算器５にはレジスタ２の出力も供給される。
レジスタＩの出力または数値［ののいずれか一方を、線
路Ｌ １１の状態すなわちレジスタ３の出力の最下位ビ
ットの論理値に応じて選択する。選択回路４は、レジス
タ３の出力路４の選択出力は加算器５に供給される。こ
の加算器５にはレジスタ２の出力も供給される。
しかして、加算器５において選択１０回路４の選択出力
とレジスタ２の出力とが加算され、部分積が求められる
。加算器５の加算結果は線路Ｌ１５に出力される。線路
Ｌ ？ ５ の内容はシフト回路７で右に１ピツトシ
フトされ、その出力（シフト後の出力）は線路Ｌ２１
を介してレジスタ２に供給される。また、シフト回路
７のシフトアウトデータ（１ピツト）はシフトインデー
タとじてシフト回路８に供給される。シフト回路８をオ
シフト回路７のシフトアウトデータをシフトインしなが
ら、レジスタ３の出力を右へ１ピツトシフトする。この
シフト回路７の出力は線路ｌ−２２、選択回路３１、線
路Ｌ４２ を順に介してレジスタ３に供給される。し
かして部分積が対応する乗算サイクルの終了時にレジス
タ２゜３に設定される。
とレジスタ２の出力とが加算され、部分積が求められる
。加算器５の加算結果は線路Ｌ１５に出力される。線路
Ｌ ？ ５ の内容はシフト回路７で右に１ピツトシ
フトされ、その出力（シフト後の出力）は線路Ｌ２１
を介してレジスタ２に供給される。また、シフト回路
７のシフトアウトデータ（１ピツト）はシフトインデー
タとじてシフト回路８に供給される。シフト回路８をオ
シフト回路７のシフトアウトデータをシフトインしなが
ら、レジスタ３の出力を右へ１ピツトシフトする。この
シフト回路７の出力は線路ｌ−２２、選択回路３１、線
路Ｌ４２ を順に介してレジスタ３に供給される。し
かして部分積が対応する乗算サイクルの終了時にレジス
タ２゜３に設定される。
ところで、加算器５における加算処理において、オーバ
ーフローが発生する可能性がある。
ーフローが発生する可能性がある。
■、かじ、加算器５の加算結果はシフト回路７によって
右に１ピツトシフトされるので、このと券オーバーフロ
ーによる１ピツトのビット落ちをシフトインデータとし
てシフト回路７に供給すれば、正しいデータすなわち部
分積が線路Ｌ２１ に出力されるはずである。加算器
５における加算は、レジスタ２の内容にレジスタ７ （
７）内容を加えるか、或いはレジスタ２の内容に数値「
０」を加えるかのいずれかである。また、レジスタ２の
初期値ｒＯＪであることから、加算結果の符号は常にレ
ジスタＩの最上位ビット、スなわち符号ビットと同じで
ある。したプ）−って、この場合、シフト回路７への？
／フトインヂータとしてレジスタＩの最上位ビットを供
給することにより、シフト回路７から正しい符号ビット
が付加された正しい部分積が出力されるはずである。し
かし、乗数の最下位ビットが０”の場合、更には乗数の
最下位ビットより連続する幾つかのビットがすべて”０
″である場合には、シフトインデータとして次に述べる
ように符号ビットではなく０”を供給する必要がある。
右に１ピツトシフトされるので、このと券オーバーフロ
ーによる１ピツトのビット落ちをシフトインデータとし
てシフト回路７に供給すれば、正しいデータすなわち部
分積が線路Ｌ２１ に出力されるはずである。加算器
５における加算は、レジスタ２の内容にレジスタ７ （
７）内容を加えるか、或いはレジスタ２の内容に数値「
０」を加えるかのいずれかである。また、レジスタ２の
初期値ｒＯＪであることから、加算結果の符号は常にレ
ジスタＩの最上位ビット、スなわち符号ビットと同じで
ある。したプ）−って、この場合、シフト回路７への？
／フトインヂータとしてレジスタＩの最上位ビットを供
給することにより、シフト回路７から正しい符号ビット
が付加された正しい部分積が出力されるはずである。し
かし、乗数の最下位ビットが０”の場合、更には乗数の
最下位ビットより連続する幾つかのビットがすべて”０
″である場合には、シフトインデータとして次に述べる
ように符号ビットではなく０”を供給する必要がある。
すなわち、乗数が上述のような場合、初期状態において
レジスタ３の出力の最下位ピッ）”０”であ：〕、選択
回路４からはレジスタｌの出力でなく数値巾」が加算器
５に選択出力される。このと〜、レジスタ２の出力は前
述１．たように「Ｏ」（初１す１値）であ１〕、加算器
５の加算結果は「０」となる。したがって、この場合に
は、上記シフトインデータとして０′”を供給しなけれ
ばならない。ところが、いったんレジスタＩの出力が加
算器５に出力されると、それ以後は部分積は「０」では
々くなるので、シフト回路７へのシフトインデータと１
７ては、常にレジスタｌの最上位ビットを用いればよい
。
レジスタ３の出力の最下位ピッ）”０”であ：〕、選択
回路４からはレジスタｌの出力でなく数値巾」が加算器
５に選択出力される。このと〜、レジスタ２の出力は前
述１．たように「Ｏ」（初１す１値）であ１〕、加算器
５の加算結果は「０」となる。したがって、この場合に
は、上記シフトインデータとして０′”を供給しなけれ
ばならない。ところが、いったんレジスタＩの出力が加
算器５に出力されると、それ以後は部分積は「０」では
々くなるので、シフト回路７へのシフトインデータと１
７ては、常にレジスタｌの最上位ビットを用いればよい
。
そこで本実施例では、従来のように加算器５のオーバー
フロー出力と符号出力との排他的論理和をとり、その排
他的論理和出力をシフトイソデータとしてシフト回路７
に供給するのでは々く、上述した原理に着目１てレジス
タＩの最上位ビットまたは論理”０“′データのいずれ
か一方をシフトインデータとして選択的にシフト回路７
に供給するようにしている。これを実現するのが、主と
１−で選択回路３３，３５、およびＦ／Ｆ３４である。
フロー出力と符号出力との排他的論理和をとり、その排
他的論理和出力をシフトイソデータとしてシフト回路７
に供給するのでは々く、上述した原理に着目１てレジス
タＩの最上位ビットまたは論理”０“′データのいずれ
か一方をシフトインデータとして選択的にシフト回路７
に供給するようにしている。これを実現するのが、主と
１−で選択回路３３，３５、およびＦ／Ｆ３４である。
ここで、選択回路３５はレジスタＩの出力の最上位ビッ
トまたは論理”ＯＮデータのいずれか一方をシフトイン
データと１７てシフト回路７に選択出力する回路であ１
）、この選択回路３５を割判するのがＦ／Ｆ３４の出力
である。Ｆ／Ｆ ３４は次に示すように加蜀器５の加算
結果が「Ｏ」と々るか否かを示すもので、Ｆ／Ｆ３４の
出力が”ｏ”の場合に当該加算結果１−０．１となるこ
とを示り、、同じくパ１”の場合に１０」とならないこ
とを示すようにガっている。そして、Ｆ／Ｆ３４の出力
が”０″の場合、論理“０”データが、同じく１″′の
場合、レジスタＩの出力の最上位ビットが選択回路３５
からシフト回路７に選択出力されるようＫすることで、
上述した原理を実現１．ている。
トまたは論理”ＯＮデータのいずれか一方をシフトイン
データと１７てシフト回路７に選択出力する回路であ１
）、この選択回路３５を割判するのがＦ／Ｆ３４の出力
である。Ｆ／Ｆ ３４は次に示すように加蜀器５の加算
結果が「Ｏ」と々るか否かを示すもので、Ｆ／Ｆ３４の
出力が”ｏ”の場合に当該加算結果１−０．１となるこ
とを示り、、同じくパ１”の場合に１０」とならないこ
とを示すようにガっている。そして、Ｆ／Ｆ３４の出力
が”０″の場合、論理“０”データが、同じく１″′の
場合、レジスタＩの出力の最上位ビットが選択回路３５
からシフト回路７に選択出力されるようＫすることで、
上述した原理を実現１．ている。
最初の乗算サイクルにおいて加算器５の加算結果が「（
ト）となるか否かは、ｉ１１述１．たように加算器５に
対１７選択回路４から数値「０」が選択出力されるか、
或いはレジスタ１の内容が選択出力されるか、すなわち
レジスタ３のｆ出力の最下位ビット（最初の乗算サイク
ルでは乗数の最下位ビット）が”０°′であるか否かで
決定される。
ト）となるか否かは、ｉ１１述１．たように加算器５に
対１７選択回路４から数値「０」が選択出力されるか、
或いはレジスタ１の内容が選択出力されるか、すなわち
レジスタ３のｆ出力の最下位ビット（最初の乗算サイク
ルでは乗数の最下位ビット）が”０°′であるか否かで
決定される。
そこで本実施例では、前述し、たように初期状態におい
て、選択回路３３を介して乗数の最下位ビットをＦ／Ｆ
３４に供給し、当該Ｆ／Ｆ ３４に保持させることによ
り、最初の乗算せイクルにおいて選択回路３５が”ＯＮ
またはレジスタＩの出力の最上位ビットのいずれをシフ
トインデータとして選択すべきかを最初の乗算サイクル
開始前に決定で〜るようにしている。この結果、加算器
５から最初の加算結果が出力された時には、速やかにシ
フト回路７を動作させることができる。
て、選択回路３３を介して乗数の最下位ビットをＦ／Ｆ
３４に供給し、当該Ｆ／Ｆ ３４に保持させることによ
り、最初の乗算せイクルにおいて選択回路３５が”ＯＮ
またはレジスタＩの出力の最上位ビットのいずれをシフ
トインデータとして選択すべきかを最初の乗算サイクル
開始前に決定で〜るようにしている。この結果、加算器
５から最初の加算結果が出力された時には、速やかにシ
フト回路７を動作させることができる。
前述の動作説明から明らかなように、いったんレジスタ
Ｉの内容が選択回路４から加算器５に選択出力されると
、次の乗算サイクルからはレジスタ２の内容が（イ）」
では々くなる。こう々ると、たとえレジスタ３の最下位
ビットが０″で選択回路４から数値［０１が加算５５に
選択されたと［７ても、Ｊ１］１算器５の加算結果はｒ
ＯＪと々らない。１７たがってこの場合には、Ｆ／Ｆ
３４の出力が”１″となってレジスタＩの出力の最上位
ビットがシフトインデータとして選択回路３５からシフ
ト回路７に選択出力される・必要がある。
Ｉの内容が選択回路４から加算器５に選択出力されると
、次の乗算サイクルからはレジスタ２の内容が（イ）」
では々くなる。こう々ると、たとえレジスタ３の最下位
ビットが０″で選択回路４から数値［０１が加算５５に
選択されたと［７ても、Ｊ１］１算器５の加算結果はｒ
ＯＪと々らない。１７たがってこの場合には、Ｆ／Ｆ
３４の出力が”１″となってレジスタＩの出力の最上位
ビットがシフトインデータとして選択回路３５からシフ
ト回路７に選択出力される・必要がある。
これを実現するのが主としてオアゲート３２、選択回路
３３である。
３３である。
選択回路３３は、初期状態では線路Ｔ、 ４３を介［７
て供給される乗数の最下位ビットを、乗算の期間中はオ
アゲート３２の出力をＦ／ Ｆ” 、９４に選択出力し
ている。オアゲート３２の出力は、レジスタ３の出力の
最下位ビットの次のビットと、Ｆ／Ｆ３４の出力の論理
和出力である。ｔ２かして、Ｆ／Ｆ ３４には選択回路
３３を介Ｉ７て供給されるオアゲート３２の出力が乗算
サイクルの終了毎に保持される。本実施例においてこの
タイミングは、シフト回路７．８の各出力が乗算サイク
ルの終了時にレジスタ２．３に置数されるタイミングと
同じである。初期状態においてＦ／Ｆ３４の出力が１１
″の場合、最初の乗曽ぜイクルの終了時には当該Ｆ／Ｆ
３４の論理”１”出力がオアゲート３２、選択回路３
３を介１．てＦ／Ｆ、９４に保持される。これは以後の
乗算サイクルでも同じである。すなわち、初期状態にお
いてＦ／Ｆ３４の出力が１”の場合、対応する乗算動作
の期間中当該Ｆ／Ｆ３４の出力は１”となる。ところで
、初期状態においてＦ／Ｆ ３４ の出力が１″の場合
、す々わち乗数の最下位ビットが”１”の場合、加算器
５の加算結果は最初の乗算サイクルから最後まで「Ｏ−
１とは々らない。この場合、選、折回路３５からは各乗
算ぜイクルにおいて常にレジスタｌの出力の最上位ビッ
トがシフトインデータと［２てシフト回路７に選択出力
される必要があるが、上述の如くＦ／Ｆ３４の出力は常
に１″であるため、このことは正しく実行される。
て供給される乗数の最下位ビットを、乗算の期間中はオ
アゲート３２の出力をＦ／ Ｆ” 、９４に選択出力し
ている。オアゲート３２の出力は、レジスタ３の出力の
最下位ビットの次のビットと、Ｆ／Ｆ３４の出力の論理
和出力である。ｔ２かして、Ｆ／Ｆ ３４には選択回路
３３を介Ｉ７て供給されるオアゲート３２の出力が乗算
サイクルの終了毎に保持される。本実施例においてこの
タイミングは、シフト回路７．８の各出力が乗算サイク
ルの終了時にレジスタ２．３に置数されるタイミングと
同じである。初期状態においてＦ／Ｆ３４の出力が１１
″の場合、最初の乗曽ぜイクルの終了時には当該Ｆ／Ｆ
３４の論理”１”出力がオアゲート３２、選択回路３
３を介１．てＦ／Ｆ、９４に保持される。これは以後の
乗算サイクルでも同じである。すなわち、初期状態にお
いてＦ／Ｆ３４の出力が１”の場合、対応する乗算動作
の期間中当該Ｆ／Ｆ３４の出力は１”となる。ところで
、初期状態においてＦ／Ｆ ３４ の出力が１″の場合
、す々わち乗数の最下位ビットが”１”の場合、加算器
５の加算結果は最初の乗算サイクルから最後まで「Ｏ−
１とは々らない。この場合、選、折回路３５からは各乗
算ぜイクルにおいて常にレジスタｌの出力の最上位ビッ
トがシフトインデータと［２てシフト回路７に選択出力
される必要があるが、上述の如くＦ／Ｆ３４の出力は常
に１″であるため、このことは正しく実行される。
一方、初期状態においてＦ／Ｆ ３４の出力が”０”の
場合（すなわち乗数の最下位ビットが”０”の場合）に
は、最初の乗算せイクルの終了時のＦ／Ｆ、９４の状態
はレジスタ３の出力の最下位ビット（この場合には乗数
の最下位ビット）の次のビットの状態に一致する。この
時点におけるレジスタ３の出力の最下位ビットの次のビ
ットは、次の乗数サイクルの開始時にはレジスタ３の出
力の最下位ビットにシフトさｈる。レジスタ３の出力の
最下旬ビットは、前述したように選択回路４がレジスタ
ｌの出力、または数値「０１のいずれを選択するかを決
定するのに用いられる。したがって、成る乗算サイクル
において出力値が０”のＦ／Ｆ３４は、当該ザイクル終
了時においてレジスタ３の出力の最下位ビットの次のビ
ットの状態を保持することで、次の乗算サイクルにおい
て加算器５の加算結果が初めてｒｏ、ｌでなくなるかど
うかを示すことになる。
場合（すなわち乗数の最下位ビットが”０”の場合）に
は、最初の乗算せイクルの終了時のＦ／Ｆ、９４の状態
はレジスタ３の出力の最下位ビット（この場合には乗数
の最下位ビット）の次のビットの状態に一致する。この
時点におけるレジスタ３の出力の最下位ビットの次のビ
ットは、次の乗数サイクルの開始時にはレジスタ３の出
力の最下位ビットにシフトさｈる。レジスタ３の出力の
最下旬ビットは、前述したように選択回路４がレジスタ
ｌの出力、または数値「０１のいずれを選択するかを決
定するのに用いられる。したがって、成る乗算サイクル
において出力値が０”のＦ／Ｆ３４は、当該ザイクル終
了時においてレジスタ３の出力の最下位ビットの次のビ
ットの状態を保持することで、次の乗算サイクルにおい
て加算器５の加算結果が初めてｒｏ、ｌでなくなるかど
うかを示すことになる。
そして、成る乗算せイクルの終了時にＦ／Ｆ ３４の出
力がいったん”１″に々ると（すなわち成る乗算サイク
ルの次のサイクルでレジスタ３の出力の最下位ビットの
論理“１″状態に応じてレジスタｌの出力が選択回路４
から加算器５に選択出力され、加算器５の加算結果が初
めて「川でなくなると）、前述したようにＦ／Ｆ３４の
出力は論理”１”状態を保つ。
力がいったん”１″に々ると（すなわち成る乗算サイク
ルの次のサイクルでレジスタ３の出力の最下位ビットの
論理“１″状態に応じてレジスタｌの出力が選択回路４
から加算器５に選択出力され、加算器５の加算結果が初
めて「川でなくなると）、前述したようにＦ／Ｆ３４の
出力は論理”１”状態を保つ。
なお、前記実施例では、レジスタ２とシフト回路７、レ
ジスタ３とシフト回路８の如くレジスタとシフト回路と
をそれぞれ独立して設けた場合について説明１．だが、
並列入力／並列出方可能なシフトレジスタを用いてもよ
い。
ジスタ３とシフト回路８の如くレジスタとシフト回路と
をそれぞれ独立して設けた場合について説明１．だが、
並列入力／並列出方可能なシフトレジスタを用いてもよ
い。
以上詳述ｔまたように本発明によれば、加算器の加算結
果を１ピツト右シフトするシフト／／；’手段に供給す
べきシフトインデータが当該加算結果の出力前に決定さ
れるので、シフトインデータの高速供給が行なえる。こ
れにより、乗算の高速化が図れる。
果を１ピツト右シフトするシフト／／；’手段に供給す
べきシフトインデータが当該加算結果の出力前に決定さ
れるので、シフトインデータの高速供給が行なえる。こ
れにより、乗算の高速化が図れる。
第１図は従来の乗算回路の回路構成図、第２図は本発明
の乗算回路の一実施例を示す回路構成図である。 １．２．３・・・レジスタ、４，３１，３３．３５・・
・選択回路、５山加ｉ＃器、７．８・・・シフト回路、
３４・・・フリップフロップ（Ｆ／Ｆ ）。 出願人代理人 弁即士 鈴 江 武 彦第１図
の乗算回路の一実施例を示す回路構成図である。 １．２．３・・・レジスタ、４，３１，３３．３５・・
・選択回路、５山加ｉ＃器、７．８・・・シフト回路、
３４・・・フリップフロップ（Ｆ／Ｆ ）。 出願人代理人 弁即士 鈴 江 武 彦第１図
Claims (1)
- 薬臭および第２オペランドの代数２進和を発生する加算
器と、この加算器に対し７、上記第１オペランドとして
被乗数または数値ｒＯＪを選択的に供給する手段と、上
記加算器の出力による部分積を記憶し、かつ上記第２オ
ペランドを上記加算器に供給する第１記憶手段と、この
第１記憶手段に上記加算器の出力を１ピット右シフト１
．て供給するシフト手段と、乗数を記憶し、かつ１ピツ
トずつ右シフトする第２記憶手段と、初期状態において
は上記乗数の最下位ビットの論理値を保持１２、上記第
２の記憶手段の記憶内容の最下位ビットの論理値が”１
”となると以後論理値”１”を保持する第３記憶手段と
、この第３記憶手段の保持内容に応じて上記被乗数の最
上位ビットまたは論理値゛０”のいずれか一方をシフト
インデータとして上記シフト手段に選択的に供給する手
段とを具備することを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4749283A JPS59172040A (ja) | 1983-03-22 | 1983-03-22 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4749283A JPS59172040A (ja) | 1983-03-22 | 1983-03-22 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172040A true JPS59172040A (ja) | 1984-09-28 |
Family
ID=12776610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4749283A Pending JPS59172040A (ja) | 1983-03-22 | 1983-03-22 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172040A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172337A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electric Ind Co Ltd | 乗算回路 |
| JPH01100626A (ja) * | 1987-10-14 | 1989-04-18 | Matsushita Electric Ind Co Ltd | 小数乗算器 |
| JPH01103738A (ja) * | 1987-10-16 | 1989-04-20 | Matsushita Electric Ind Co Ltd | 小数乗算器 |
| JPH01229322A (ja) * | 1988-03-09 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 小数乗算器を有するマイクロプロセッサ |
-
1983
- 1983-03-22 JP JP4749283A patent/JPS59172040A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172337A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Electric Ind Co Ltd | 乗算回路 |
| JPH01100626A (ja) * | 1987-10-14 | 1989-04-18 | Matsushita Electric Ind Co Ltd | 小数乗算器 |
| JPH01103738A (ja) * | 1987-10-16 | 1989-04-20 | Matsushita Electric Ind Co Ltd | 小数乗算器 |
| JPH01229322A (ja) * | 1988-03-09 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 小数乗算器を有するマイクロプロセッサ |
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