JPH01103738A - 小数乗算器 - Google Patents
小数乗算器Info
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- JPH01103738A JPH01103738A JP62262064A JP26206487A JPH01103738A JP H01103738 A JPH01103738 A JP H01103738A JP 62262064 A JP62262064 A JP 62262064A JP 26206487 A JP26206487 A JP 26206487A JP H01103738 A JPH01103738 A JP H01103738A
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- 230000007423 decrease Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- SYQQWGGBOQFINV-FBWHQHKGSA-N 4-[2-[(2s,8s,9s,10r,13r,14s,17r)-10,13-dimethyl-17-[(2r)-6-methylheptan-2-yl]-3-oxo-1,2,6,7,8,9,11,12,14,15,16,17-dodecahydrocyclopenta[a]phenanthren-2-yl]ethoxy]-4-oxobutanoic acid Chemical compound C1CC2=CC(=O)[C@H](CCOC(=O)CCC(O)=O)C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2 SYQQWGGBOQFINV-FBWHQHKGSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は機器を制御するためのマイクロプロセッサに搭
載するのに好適な小数乗算器を提供するものである。
載するのに好適な小数乗算器を提供するものである。
従来の技術
最近のマイクロプロセッサには、乗算命令を備えたもの
が多く見受けられ、汎用のマイクロプロセッサには整数
乗算器が搭載され、信号処理や機器の制御に用いられる
シグナルプロセッサには浮動小数点乗算器が搭載されて
いる。
が多く見受けられ、汎用のマイクロプロセッサには整数
乗算器が搭載され、信号処理や機器の制御に用いられる
シグナルプロセッサには浮動小数点乗算器が搭載されて
いる。
発明が解決しようとする問題点
いま、第３図に示すようなモータの回転速度制御装置の
主要部をマイクロプロセッサで実現する場合について考
えてみると、速度誤差検出部１からは整数の誤差データ
が出力され、デジタルフィルタ２によって周波数領域で
の補償を行なったうえでＤ−Ａコンバータ３によって直
流電圧に変換される。ところで、よく知られているよう
に、−般にこの種のディジタルフィルタでは乗数として
小数を扱う。これに対してディジタルフィルタ２に入力
されるのは整数の誤差検出データである。
主要部をマイクロプロセッサで実現する場合について考
えてみると、速度誤差検出部１からは整数の誤差データ
が出力され、デジタルフィルタ２によって周波数領域で
の補償を行なったうえでＤ−Ａコンバータ３によって直
流電圧に変換される。ところで、よく知られているよう
に、−般にこの種のディジタルフィルタでは乗数として
小数を扱う。これに対してディジタルフィルタ２に入力
されるのは整数の誤差検出データである。
したがって、整数の被乗数と小数の乗数との乗算が行な
える乗算器がマイクロプロセッサに搭載されていれば都
合がよいが、実際には、整数のみを扱う乗算器かあるい
は規模の大きな浮動小数点乗算器が使用されている。
える乗算器がマイクロプロセッサに搭載されていれば都
合がよいが、実際には、整数のみを扱う乗算器かあるい
は規模の大きな浮動小数点乗算器が使用されている。
問題点を解決するための手段
前記した問題点を解決するために本発明の小数乗算器で
は、乗数データが格納されるシフトレジスタからのシフ
トキャリーの有無によって加算器への被乗数データの転
送路を開閉するスイッチ手段と、前記加算器の出力デー
タをシフトして前記加算器に供給する右シフタと、あら
かじめ定めたサイクル数の右シフト指令信号を前記シフ
トレジスタに送出するとともに、前記加算器に加算指令
信号を送出する乗算制御回路を備えている。
は、乗数データが格納されるシフトレジスタからのシフ
トキャリーの有無によって加算器への被乗数データの転
送路を開閉するスイッチ手段と、前記加算器の出力デー
タをシフトして前記加算器に供給する右シフタと、あら
かじめ定めたサイクル数の右シフト指令信号を前記シフ
トレジスタに送出するとともに、前記加算器に加算指令
信号を送出する乗算制御回路を備えている。
作用
本発明では前記した構成によって、整数の被乗数データ
と小数の乗数データの乗算が直接実行できる乗算器が得
られる。
と小数の乗数データの乗算が直接実行できる乗算器が得
られる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における小数乗算器のブロッ
クダイアダラムを示したものである。第１図において、
算術論理演算ユニット５σは加算器として用いられてい
るので、以後、加算器５０として説明する。また、５１
は被乗数データが格納される１６ビツトのレジスタ、５
２は乗数データが格納される１６ビツトのシフトレジス
タである。前記レジスタ５１から前記加算器５０へのデ
ータの転送路には、前記シフトレジスタ５２からのシフ
トキャリーの有無によってを開閉する１６ビツトのスイ
ッチ群５３が設けられており、前記加算器５０の出力デ
ータは１６ビツトの右シフタ５４を介して前記加算器５
０の入力側に戻される。
クダイアダラムを示したものである。第１図において、
算術論理演算ユニット５σは加算器として用いられてい
るので、以後、加算器５０として説明する。また、５１
は被乗数データが格納される１６ビツトのレジスタ、５
２は乗数データが格納される１６ビツトのシフトレジス
タである。前記レジスタ５１から前記加算器５０へのデ
ータの転送路には、前記シフトレジスタ５２からのシフ
トキャリーの有無によってを開閉する１６ビツトのスイ
ッチ群５３が設けられており、前記加算器５０の出力デ
ータは１６ビツトの右シフタ５４を介して前記加算器５
０の入力側に戻される。
また、前記シフトレジスタ５２には乗算制御回路５５か
ら右シフト指令信号ＳＨＲが供給され、前記加算器５０
には前記乗算制御回路５５から加算指令信号ＡＤＤが供
給されている。これらの乗算指令信号と加算指令信号は
同じもので、１６サイクルのパルス列からなる。
ら右シフト指令信号ＳＨＲが供給され、前記加算器５０
には前記乗算制御回路５５から加算指令信号ＡＤＤが供
給されている。これらの乗算指令信号と加算指令信号は
同じもので、１６サイクルのパルス列からなる。
前記右シフタ５４は、入力データをその値の減少方向に
シフトして前記加算器５０の入力側に供給するが、入力
データとしては前記加算器５０の加算結果が供給される
。
シフトして前記加算器５０の入力側に供給するが、入力
データとしては前記加算器５０の加算結果が供給される
。
さて、第１図のシフトレジスタ５２とスイッチ群５３は
次のような動作を行なう。仮に、前記シフトレジスタ５
２の内容が２進表示で（０１０１０１０１０１０１０１
０１）であったとすると、前記シフトレジスタ５２に右
シフト指令信号ＳＨＲが供給されると、その内容が（０
０１０１０１０１０１０１０１０）に変化するとともに
、変化前の最下位ビット（ＭＳＢ）の値が′１′である
のでシフトキャリーが発生して前記スイッチ群５３を閉
状態にせしめる。続いて右シフト指令信号ＳＨＲが供給
されると、その内容が（０００１０１０１０１０１０１
０１）に変化するととともに、変化前の最下位ビットの
値が“０”であるのでシフトキャリーは発生せず、前記
スイッチ群５３を開状態にせしめる゛。このように、前
記スイッチ群５３は前記シフトレジスタ５２からのシフ
トキャリーの有無に応じて開状態または閉状態となる。
次のような動作を行なう。仮に、前記シフトレジスタ５
２の内容が２進表示で（０１０１０１０１０１０１０１
０１）であったとすると、前記シフトレジスタ５２に右
シフト指令信号ＳＨＲが供給されると、その内容が（０
０１０１０１０１０１０１０１０）に変化するとともに
、変化前の最下位ビット（ＭＳＢ）の値が′１′である
のでシフトキャリーが発生して前記スイッチ群５３を閉
状態にせしめる。続いて右シフト指令信号ＳＨＲが供給
されると、その内容が（０００１０１０１０１０１０１
０１）に変化するととともに、変化前の最下位ビットの
値が“０”であるのでシフトキャリーは発生せず、前記
スイッチ群５３を開状態にせしめる゛。このように、前
記スイッチ群５３は前記シフトレジスタ５２からのシフ
トキャリーの有無に応じて開状態または閉状態となる。
なお、前記スイッチ群５３が開状態となったときには、
前記加算器５０の被乗数側には零が供給されるものとす
る。
前記加算器５０の被乗数側には零が供給されるものとす
る。
いま、レジスタ５１に供給される被乗数データが１６進
数で（４Ｅ２０）、すなわち、１０進数で２００００で
あり、シフトレジスタ５２に供給される乗数データが１
６進数で（８０００）、１０進数で３２７６８であると
すると、乗算制御回路５５から１６サイクルのパルス信
号が供給されたとき、シフトレジスタ５２のデータＲｎ
、 シフトキャリーＣｎ、加算器５０の出力データＤ
ｎ、右シフタ５４の出力データＳｎは以下のように遷移
する。
数で（４Ｅ２０）、すなわち、１０進数で２００００で
あり、シフトレジスタ５２に供給される乗数データが１
６進数で（８０００）、１０進数で３２７６８であると
すると、乗算制御回路５５から１６サイクルのパルス信
号が供給されたとき、シフトレジスタ５２のデータＲｎ
、 シフトキャリーＣｎ、加算器５０の出力データＤ
ｎ、右シフタ５４の出力データＳｎは以下のように遷移
する。
なお、ここで加算器５０は加算動作が完了するまでその
出力データとして前回の値が保持されるものとする。
出力データとして前回の値が保持されるものとする。
ｎ Ｒｎ Ｃｎ Ｄｎ Ｓｎ■
（４０００） （０） （００００）
（００００）■ （２０００） （０） （０
０００） （００００）■ （１０００） （
０） （００００） （００００）■ （０８
００） （０） （００００） （０００
０）■ （０４００） （０） （００００）
（００００）■ （０２００，） （０）
（００００） （００００）■ （０１００）
ＣＯ） （００００） （００００）■
（００８０） （０） （００００）
（００００）■ （００４０） （０） （０
０００） （００００）ＩＩｉ） 〔００２０）
（０） （００００） （００００）■
（００１０） （０） （００００）
（００００）＠ （０００８） （０） （
００００） （００００）＠ （０００４）
（０） （００００） （００００）＠
（０００２） ＣＯ） （００００） （
００００）■ （０００１） （０） （００
００） （００００）＠ （００００） （
１） （４［＋２０） （００００）乗算結果
は被乗数の（４Ｅ２０）に小数の１．０を乗じたものに
等しくなる。
（４０００） （０） （００００）
（００００）■ （２０００） （０） （０
０００） （００００）■ （１０００） （
０） （００００） （００００）■ （０８
００） （０） （００００） （０００
０）■ （０４００） （０） （００００）
（００００）■ （０２００，） （０）
（００００） （００００）■ （０１００）
ＣＯ） （００００） （００００）■
（００８０） （０） （００００）
（００００）■ （００４０） （０） （０
０００） （００００）ＩＩｉ） 〔００２０）
（０） （００００） （００００）■
（００１０） （０） （００００）
（００００）＠ （０００８） （０） （
００００） （００００）＠ （０００４）
（０） （００００） （００００）＠
（０００２） ＣＯ） （００００） （
００００）■ （０００１） （０） （００
００） （００００）＠ （００００） （
１） （４［＋２０） （００００）乗算結果
は被乗数の（４Ｅ２０）に小数の１．０を乗じたものに
等しくなる。
同様にして、レジスタ５１に供給される被乗数データが
１６進数でｒ４Ｂ２０）であり、シフトレジスタ５２に
供給される乗数データが１６進級で（５５５５）、１０
進数で２１８４５であるとすると、乗算制御回路５５か
ら１６サイクルのパルス信号が供給されたとき、シフト
レジスタ５２のデータＲｎ、 シフトキ゛ヤリー〇ｎ
、加算器５０の出力データＤｎ、右シフタ５４の出力デ
ータＳｎは以下のように遷移する。
１６進数でｒ４Ｂ２０）であり、シフトレジスタ５２に
供給される乗数データが１６進級で（５５５５）、１０
進数で２１８４５であるとすると、乗算制御回路５５か
ら１６サイクルのパルス信号が供給されたとき、シフト
レジスタ５２のデータＲｎ、 シフトキ゛ヤリー〇ｎ
、加算器５０の出力データＤｎ、右シフタ５４の出力デ
ータＳｎは以下のように遷移する。
ｎ Ｒｎ Ｃｎ Ｄｎ Ｓｎ■
（２八ＡＡ） （１） （４Ｅ
２０） （００００）■ （１５５５）
（０） （２７１０） （２７１０）■ （Ｏ
ＡＡＡ） （１） （６１Ａ８） （１３
８８）■ （０５５５） （０） （３００４
） （３００４）■ （０２ＡＡ） （１）
（６６８＾） （１８６＾〕■ （０１５５）
（０） （３３４５） （３３４５）■
（００Ａ＾） （１） （６７Ｃ２）
（１９Ａ２）■ （００５５） （０） （３
３Ｅ１） （３３［！１）■ （００２Ａ）
ＣＩ ） （６１）１）０） （１９ＦＯ）［
相］ （００１５） （０） （３４０８）
（３４０Ｂ）■ （ＯＯＯＡ） （１）
（６８２４） （ＩＡＯ４）＠ （０００５）
（０） （３４１２） （３４１２）＠
（０００２） （１） （６８２９）
［ＩＡＯ９）［相］ （０００１） （０）
（３４１４） （３４１４）＠ （００００）
（１） （６８２Ａ） ＣＩＡＯＡ）［相
］ （００００３（０） （３４１５） （３
４１５）この場合の乗算結果は１０進数で１３３３３と
なり、被乗数の（４Ｅ２０）に小数の０．６１すなわち
、（２００００／３２７６７）を乗じたものに等しくな
る。
（２八ＡＡ） （１） （４Ｅ
２０） （００００）■ （１５５５）
（０） （２７１０） （２７１０）■ （Ｏ
ＡＡＡ） （１） （６１Ａ８） （１３
８８）■ （０５５５） （０） （３００４
） （３００４）■ （０２ＡＡ） （１）
（６６８＾） （１８６＾〕■ （０１５５）
（０） （３３４５） （３３４５）■
（００Ａ＾） （１） （６７Ｃ２）
（１９Ａ２）■ （００５５） （０） （３
３Ｅ１） （３３［！１）■ （００２Ａ）
ＣＩ ） （６１）１）０） （１９ＦＯ）［
相］ （００１５） （０） （３４０８）
（３４０Ｂ）■ （ＯＯＯＡ） （１）
（６８２４） （ＩＡＯ４）＠ （０００５）
（０） （３４１２） （３４１２）＠
（０００２） （１） （６８２９）
［ＩＡＯ９）［相］ （０００１） （０）
（３４１４） （３４１４）＠ （００００）
（１） （６８２Ａ） ＣＩＡＯＡ）［相
］ （００００３（０） （３４１５） （３
４１５）この場合の乗算結果は１０進数で１３３３３と
なり、被乗数の（４Ｅ２０）に小数の０．６１すなわち
、（２００００／３２７６７）を乗じたものに等しくな
る。
結局、第１図に示した小数乗算器では、被乗数データの
値Ｄ、乗数データの値Ｍから乗算結果Ａは次のようにし
て算出される。
値Ｄ、乗数データの値Ｍから乗算結果Ａは次のようにし
て算出される。
Ｄ＝ｄ １５．２１’ ＋ｄ １４．２”＋・・・・・
・＋ａ２．２２＋ｄ１．２１＋ｄ０．２’ ・・・・
−・（１）Ｍ−ｍ１５．２ｒ５＋ｍ１４．２’ 十−＝
・＋ｍ２．２２十ｍ１．２１＋ｍ０．２’ −−＋２
１ここで、ｄ１５．ｍ１５はそれぞれ被乗数データＤ、
乗数データＭの最上位ビットの値で、ｄＱ。
・＋ａ２．２２＋ｄ１．２１＋ｄ０．２’ ・・・・
−・（１）Ｍ−ｍ１５．２ｒ５＋ｍ１４．２’ 十−＝
・＋ｍ２．２２十ｍ１．２１＋ｍ０．２’ −−＋２
１ここで、ｄ１５．ｍ１５はそれぞれ被乗数データＤ、
乗数データＭの最上位ビットの値で、ｄＱ。
ｍＯはそれぞれ被乗数データＤ１乗数データＭの最下位
ビットの値である。最初の加算動作が完了した時点の、
加算結果ａＱは、 ａ Ｏ＝ｍ Ｏ・Ｄ −（３１２
回目の加算動作が完了した時点の、加算結果ａ１は、 ａｌ＝ｍｌ・Ｄ＋− ＝ｍ １ ・Ｄ 十ｍ Ｏ・−−（４）３回目の加算動
作が完了した時点の、加算結果ａ２は、 ａ２＝Ｄ−ｍ２＋ − このようにして、第１図の小数乗算器では、整数の被乗
数データと小数の乗数データとの乗数を簡単に行なうこ
とができる。また、従来の整数乗算では、１６ビツトの
データの乗算を実行するとその結果を格納するために３
２ビツトのレジスタあるいはメモリ領域を必要としたが
、第１図の小数乗算器では乗数データの値が１を越えな
いかぎり桁あふれは発生しないので、乗算結果を格納す
るために必要となるビット数も少なくてすむ。
ビットの値である。最初の加算動作が完了した時点の、
加算結果ａＱは、 ａ Ｏ＝ｍ Ｏ・Ｄ −（３１２
回目の加算動作が完了した時点の、加算結果ａ１は、 ａｌ＝ｍｌ・Ｄ＋− ＝ｍ １ ・Ｄ 十ｍ Ｏ・−−（４）３回目の加算動
作が完了した時点の、加算結果ａ２は、 ａ２＝Ｄ−ｍ２＋ − このようにして、第１図の小数乗算器では、整数の被乗
数データと小数の乗数データとの乗数を簡単に行なうこ
とができる。また、従来の整数乗算では、１６ビツトの
データの乗算を実行するとその結果を格納するために３
２ビツトのレジスタあるいはメモリ領域を必要としたが
、第１図の小数乗算器では乗数データの値が１を越えな
いかぎり桁あふれは発生しないので、乗算結果を格納す
るために必要となるビット数も少なくてすむ。
つぎに、第２図は本発明の別の実施例を示したもので、
符号付整数と小数の乗算が行なえるように構成されてい
る。すなわち、第１図の右シフタ５４が単なる論理シフ
トを行なうだけであったのに対して、第２図のシフトレ
ジスタ５６は、乗算制御回路５５から供給される算術右
シフト指令信号ＳＡＲによって最上位ビットを保存した
ままの右シフトを行なう。したがって、被乗数データの
最上位ビットを符号ビットとして扱うことができ、符号
付の整数と符号なしの小数の乗算を行なわせることがで
きる。これによって、たとえば第３図の装置では、速度
誤差検出部１から符号付の誤差データが出力されても、
Ｄ−Ａコンバータ３までの間で、−貫して符号付の数値
として扱えることになり、きわめて好都合である。
符号付整数と小数の乗算が行なえるように構成されてい
る。すなわち、第１図の右シフタ５４が単なる論理シフ
トを行なうだけであったのに対して、第２図のシフトレ
ジスタ５６は、乗算制御回路５５から供給される算術右
シフト指令信号ＳＡＲによって最上位ビットを保存した
ままの右シフトを行なう。したがって、被乗数データの
最上位ビットを符号ビットとして扱うことができ、符号
付の整数と符号なしの小数の乗算を行なわせることがで
きる。これによって、たとえば第３図の装置では、速度
誤差検出部１から符号付の誤差データが出力されても、
Ｄ−Ａコンバータ３までの間で、−貫して符号付の数値
として扱えることになり、きわめて好都合である。
なお、実施例では被乗数データ、乗数データともに１６
ビツトの場合について説明したが、両者が必ずしも同じ
ビット数である必要はない。たとえば、第１図において
乗数データが８ビツトであれば乗算制御回路５５から８
サイクルのパルス列を発生させればよく、その場合には
より速く乗算が完了する。また、第１図の加算器５ｏは
、すでに説明したように実際は算術論理演算ユニットで
あり、通常の加算、減算、論理演算などはこの部分だけ
を利用して行なわせることができるし、レジスタ５１や
右シフタ５４なども通常のプロセッサであれば具備され
ている。したが；て、本発明の小数乗算器を構成するた
めに、プロセッサとして新たに必要になるハードウェア
要素はかなり少なくてすむ。
ビツトの場合について説明したが、両者が必ずしも同じ
ビット数である必要はない。たとえば、第１図において
乗数データが８ビツトであれば乗算制御回路５５から８
サイクルのパルス列を発生させればよく、その場合には
より速く乗算が完了する。また、第１図の加算器５ｏは
、すでに説明したように実際は算術論理演算ユニットで
あり、通常の加算、減算、論理演算などはこの部分だけ
を利用して行なわせることができるし、レジスタ５１や
右シフタ５４なども通常のプロセッサであれば具備され
ている。したが；て、本発明の小数乗算器を構成するた
めに、プロセッサとして新たに必要になるハードウェア
要素はかなり少なくてすむ。
発明の効果
以上の説明から明らかなように、本発明の小数乗算器は
、乗算データが格納されるシフトレジスタ５２と、加算
器５０と、前記シフトレジスタからのシフトキャリーの
有無によって被乗数データの前記加算器へのデータの転
送路を開閉するスイッチ手段（スイッチ群５３）と、前
記加算器の出力データをその値が減少する方向にシフト
して前記加算器に供給する右シフタ５４と、あらかじめ
定めたサイクル数の右シフト指令信号を前記シフトレジ
スタに送出するとともに、前記加算器に加算指令信号を
送出する乗算制御回路５５によって構成されているので
、整数の被乗数データと小数の乗数データの直接乗算を
実行させることができ、大なる効果を奏する。
、乗算データが格納されるシフトレジスタ５２と、加算
器５０と、前記シフトレジスタからのシフトキャリーの
有無によって被乗数データの前記加算器へのデータの転
送路を開閉するスイッチ手段（スイッチ群５３）と、前
記加算器の出力データをその値が減少する方向にシフト
して前記加算器に供給する右シフタ５４と、あらかじめ
定めたサイクル数の右シフト指令信号を前記シフトレジ
スタに送出するとともに、前記加算器に加算指令信号を
送出する乗算制御回路５５によって構成されているので
、整数の被乗数データと小数の乗数データの直接乗算を
実行させることができ、大なる効果を奏する。
第１図は本発明の一実施例を示す小数乗算器のブロック
ダイアグラム、第２図は本発明の別の一実施例を示す小
数乗算器のブロックダイアグラム、第３図は小数乗算器
を必要とする制御装置のブロックダイアグラムである。 ５０・・・・・・加算器、５２・旧・・シフトレジスタ
、５３・・・・・・スイッチ群、５４・・・・・・右シ
フタ、５５・・・・・・乗算制御回路。
ダイアグラム、第２図は本発明の別の一実施例を示す小
数乗算器のブロックダイアグラム、第３図は小数乗算器
を必要とする制御装置のブロックダイアグラムである。 ５０・・・・・・加算器、５２・旧・・シフトレジスタ
、５３・・・・・・スイッチ群、５４・・・・・・右シ
フタ、５５・・・・・・乗算制御回路。
Claims (2)
- （１）乗数データが格納されるシフトレジスタと、加算
器と、前記シフトレジスタからのシフトキャリーの有無
によって被乗数データの前記加算器へのデータの転送路
を開閉するスイッチ手段と、前記加算器の出力データを
その値が減少する方向にシフトして前記加算器に供給す
る右シフタと、あらかじめ定めたサイクル数の右シフト
指令信号を前記シフトレジスタに送出するとともに、前
記加算器に加算指令信号を送出する乗算制御回路を具備
してなる小数乗算器。 - （２）乗算データが格納されるシフトレジスタと、加算
器と、前記シフトレジスタからのシフトキャリーの有無
によって被乗数データの前記加算器へのデータの転送路
を開閉するスイッチ手段と、前記加算器の出力データを
最上位ビット保存のまま算術右シフトして前記加算器に
供給するシフト手段と、あらかじめ定めたサイクル数の
右シフト指令信号を前記シフトレジスタに送出するとと
もに、前記加算器に加算指令信号を送出する乗算制御回
路を具備してなる小数乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262064A JPH01103738A (ja) | 1987-10-16 | 1987-10-16 | 小数乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262064A JPH01103738A (ja) | 1987-10-16 | 1987-10-16 | 小数乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103738A true JPH01103738A (ja) | 1989-04-20 |
Family
ID=17370527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262064A Pending JPH01103738A (ja) | 1987-10-16 | 1987-10-16 | 小数乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103738A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839645B1 (ja) * | 1971-06-23 | 1983-08-31 | William A Wootten | |
| JPS59172040A (ja) * | 1983-03-22 | 1984-09-28 | Toshiba Corp | 乗算回路 |
-
1987
- 1987-10-16 JP JP62262064A patent/JPH01103738A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839645B1 (ja) * | 1971-06-23 | 1983-08-31 | William A Wootten | |
| JPS59172040A (ja) * | 1983-03-22 | 1984-09-28 | Toshiba Corp | 乗算回路 |
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