JPH01180628A - 浮動小数点演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １血欠！ 本発明は浮動小数点演算方式に関し、特に情報処理装置
等に用いられる浮動小数点演算回路において、浮動小数
点加減算の正規化に用いられる正規化シフタの制御を行
う浮動小数点演算方式に関する。

良米北ｌ 第３図を参照すると、従来の浮動小数点データの一例で
ある４バイト長浮動小数点データは符号部Ｓ、指数部Ｅ
および仮数部Ｆから構成され、その値Ｙは、 で示される。この浮動小数点データの加減算は桁合せ、
加算／減算、および正規化の３つのフェーズから栴成さ
れている。

桁合せのフェーズでは、両オペランドの指数が比較され
、小さい方の指数部Ｅの値を有する仮数部Ｆの内容が右
にシフトされる。１６進数でのｎ桁シフトに対し指数部
Ｅの内容をｎ増加させ、指数部Ｅの値が一致するまでシ
フトされる。指数部Ｅの内容が一致したら、仮数部Ｆの
内容が代数的に加算または減算され、中間解が出力され
る。この出力された中間解は次に正規化される。正規化
された形は、仮数部Ｆの上位４ビツトの値に少なくとも
１ビツトの論理“１”が存在する。出力された中間解は
正規化に必要な桁数だけ左にシフトされ、下位桁には論
理“０”が挿入され、１桁シフトするごとに指数部Ｅの
値は“１”だけ減少される。このようにして正規化され
た結果が解となる。

従来の正規化回路では、最大桁までシフト可能なシフタ
のみが備えられている。このような構成では、正規化量
検出およびシフタのデイレ−が大きく、−マシンサイク
ルの所要単位時間を増大させないと実現できなくなる。

この１マシンサイクルの所要単位時間の増加はマシンで
の処理全体の遅延となり、性能低下をもたらし採用でき
ない。

そこで最大桁までシフト可能なシフタと、さらに高速な
２〜３桁以内のシフト量のシフタという大小２つの正規
化シフタを用いる方式の採用が考えられる。すなわち、
全桁シフト可能な正規化シフタは同一ステージでは２マ
シンサイクルの時間をかけて正規化処理を実行し、シフ
ト量が２〜３桁以内の処理ですむ場合は別に設けられた
２〜３桁までのシフトを行う高速のシフタにより同一ス
テージ内で１マシンサイクル内で正規化が実行される。

しかし、この方式では、正規化量の大小で正規化の実行
時間が変化する。

パイプライン方式の情報処理装置では正規化ステージの
一段上のステージでは次の命令が既に実イテされており
、正規化のための時間が１マシンサイクル余分にかかる
場合は、実行されている次の命令のさらに次の命令がさ
らに一段上からおろされ、パイプラインの処理が進行さ
れる。従って、上述の正規化ステージの一段上のステー
ジで実行された次の命令の処理対象情報は、さらに次の
命令の処理対象情報で重ね書きされ消失することになる
。

これを防ぐため、それ以前のステージで実行されている
命令群の処理の全てを、■マシンサイクル分ホールドし
て正規化ステージで実行されている処理の終了までに待
たせる必要がある。しかし、このボールドのための信号
を演算の中間結果により生成すると、前ステージの全て
の処理対象情報をホールドするタイミングを得るのは非
常に困難であるという欠点がある。

九匪血■芳 本発明の目的はパイプライン処理の乱れをなくすように
した浮動小数点演算方式を提供することである。

法曹ピロ１鷹 本発明の方式は、桁合せステージ、加減算ステージおよ
び正規化ステージの順で浮動小数点演算を行う浮動小数
点演算方式であって、前記加減算ステージから得られた
中間解の全桁をシフトしうる第１の正規化シフタ手段と
、この第１の正規化シフタ手段を用いて正規化されたデ
ータを前記正規化ステージで保持する手段と、前記中間
解の全桁より少ない予め定められた桁をシフトしうる第
２の正規化シフタ手段と、この第２の正規化シフタ手段
を用いて正規化されたデータを次のステージに送る手段
と、桁合せ前のデータに基づいて前記加減算ステージ以
前のタイミングで前記第１の正規化シフタ手段と前記第
２の正規化シフタ手段との最適な正規化シフタ手段を選
択する信号を生成する信号生成手段とを含み、この信号
生成手段で生成された信号の指示に応答して前記正規化
ステージで正規化動作を実行することを特徴とする。

実施例 次に本発明について図面を参照して詳細に説明する。

第１図を参照すると、本発明の一実施例は、毒数部およ
び仮数部を有する第１のオペランドを格納するレジスタ
２１、指数部および仮数部を有する第２のオペランドを
格納するレジスタ２２、前記レジスタ２１からの第１の
オペランドの指数部の内容および前記レジスタ２２から
の第２のオペランドの指数部の内容により桁合せに必要
なシフト量を算出する桁合せ１算出回路３１および３２
、この桁合せ址算出回路３１からのシフト量に基づきレ
ジスタ２１からの第１のオペランドの仮数部の内容をシ
フトするシフタ３３、前記桁合せ１算出回路３２からの
シフト量に基づきレジスタ２２からの第２のオペランド
の仮数部の内容をシフトするシフタ３４、前記シフタ３
３および前記シフタ３４からのシフト結果のうちどちら
か一方を選択するセレクタ４３−１中間解の演算が減算
の場合レジスタ４１の値とともに第２のオペランドの“
２″の補数をとるためのセレクタ４２、これらセレクタ
４２および４３からのシフト結果にもとづいて加算また
は減算し中間解を発生するアダー５を含んでいる。

更に、本発明の実施例は、このアダー５からセレクタ６
１を介して与えられる中間解の指数部の内容に基づき正
規化のためのシフト量を算出する正規化ｉ算出回路７３
、この正規化量算出回路７３からの正規化シフ１４に基
づきレジスタ６からの中間解の仮数部の全桁シフトを行
う正規化シフタ７１、前記正規化量算出回路７３からの
シフト量に基づきレジスタ６からの中間解の仮数部の２
桁シフトを行う正規化シフタ７２を含んでいる。

更に、本発明の実施例は、これ等正規化シフタ７１およ
び７２のどちらを選択するかを示し、レジスタ２１およ
び２２のオペランドを保持するとともに正規化量が大き
いとき前のステージにあるレジスタまたはフリップフロ
ップにホールドを指・示することにより前のステージで
実行されている命令を１マシンサイクルの間遅らせるた
めに用いられる信号を生成する信号生成回路１、この信
号生成回路１からの信号を保持するフリップフロップ１
１、このフリップフロップ１１から与えられ、１″の時
正規化量が３桁以上である゛ことを示し、０”の時正規
化量が２桁以内であることを示す値をセットするフリッ
プフロップ１２、このフリップフロップ１２からの値が
“１″の時正規化シフタ７１からの出力を選択し、“０
”の時アダー５からの中間解を選択するセレクタ６１、
およびフリップフロップ１２の値が“０″の時正規化シ
フタ７２からの解を格納し、フリップフロップ１２の値
が“１”の時ボールドされるレジスタ８を含んで構成さ
れている。

この実施例では、正規化シフト量が３桁以上の場合、正
規化シフタ７１で全桁シフトした後、セレクタ６１、レ
ジスタ６および正規化レジスタ７２を介してレジスタ８
に格納される。本発明はこの方式に限定されず、正規化
シフタ７１でまず３桁以上の部分の正規化を行い、この
結果をセレクタ６１およびレジスタ６を介して正規化シ
フタ７２に与え、この正規化シフタ７２で２桁以内の部
分の正規化を行うようにしてもよい。

第２図を参照すると、信号生成回路１は、第１のオペラ
ンドの保護桁１桁を含む３桁＋１ビツトのデータ２１０
、第２のオペランドの保護桁１桁を含む３桁＋１ビツト
のデータ２２０および第１のオペランドおよび第２のオ
ペランドの符号と演算が加算か減算かによりオペランド
の一方が２の補数としてアダーに入力されることを示す
信号４０１に基づいて、第１のオペランドおよび第２の
オペランドの加減算後の正規化シフト量が２桁以上であ
ることを検出する検出回路１０１〜１０７を備えている
。　検出口１！３１０１からの信号は桁合せのための仮
数シフトがない場合を検出した信号であり、検出回路１
０２からの信号は第１のオペランドが１桁シフトされる
場合を検出した信号である。検出回路１０３からの信号
は第１のオペランドが２桁シフトされる場合を検出した
信号であり、検出回路１０４からの信号は第１のオペラ
ンドが３桁シフトされる場合を検出した信号である。検
出回路１０５からの信号は第２のオペランドが１桁シフ
トされる場合を検出した信号であり、検出回路１０６か
らの信号は第２のオペランドが２桁シフトされる場合を
検出した信号であり、検出回路１０７がらの信号は第２
のオペランドが３桁シフトされる場合を検出した信号で
ある。

いま１．データ２１０をに＝　（Ｋｏ、に、、・・・、
に１２）とし、データ２２０をし＝＜Ｌ、、Ｌ、、・・
・。

Ｌ　Ｉ　２　＞とおき、信号４０１をＲとし、データＬ
ｆ）逆転したものをり、”＝＜Ｌ。”、Ｌ、’、３．・
、Ｌ１□′）とする、検出回路１０１〜１０７の出力が
“１″となる場合は、Ｋ＋Ｌ′の値が第３図に示されて
いる。

第３図では、下位桁からのキャリーや、仮数部が絶対値
表現であるために、Ｋ＋Ｌ’が２の補数となった場合な
どを考慮して、３桁以上の正規量になる可能性のある場
合はすべて全桁シフタを選択するようにする値が示され
ている。

信号生成回路１は、この他第１のオペランドの指数部の
データａ（ａｏ、ａｌ、・・・、ａｏ）および第２のオ
ペランドの指数部のデータｂ＝　（ｂｏ　。

ｂｌ、・・・、ｂｏ）に基づいて検出信号を出力する検
出回路１１１〜１１７をも備えている。検出回路１１１
はｂ＝ａを検出したとき信号を発生し、検出口１？８１
１２はｂ−ａ＝１を検出したとき信号を発生する。検出
回路１１３はｂ−ａ＝２を検出したとき信号を発生し、
検出回路１１４はｂ−ａ≧３を検出したとき信号を発生
ずる。検出回路１１５はｂ−ａ＝−１を検出したとき信
号を発生し、検出回路１１６はｂ−ａ＝−２を検出した
とき信号を発生し、検出回路１１７はｂ−ａ≦−３を検
出したとき信号を発生ずる。

信号生成回路１におけるセレクタ１２０は、検出回路１
１１〜１１７の信号で示される条件に合った検出回路１
０１〜１０７の出力の１つを選択してレジスタ１１に格
納する。このレジスタ１１に格納された値が第１図に示
ず全桁シフト可能な正規化シフタ７１にシフト動作を指
示するが、２桁シフ１へ可能な正規化レジスタ７２にシ
フト動作を指示するかの選択信号となる。

発明の詳細 な説明したように本発明によれば、正規化シフタを２桁
までの高速シフタと全桁シフト可能な低速シフタの２つ
を有し、浮動小数点加減算で桁合せ前のオペランドから
正規化量が２桁以内か否かを検出し、早期に作成された
信号を用いて、シフタの選択や制御をするとともに正規
化量が２桁以内の場合、２桁より多い時の処理時間より
１マシンサイクル早く終了するように正規化量が２桁よ
り多い場合は、パイプラインの正規化のステージより前
のステージをホールドすることで、次に続く命令の実行
を１マシンサイクル待たせてパイプラインの乱れを防止
することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は第
１図の信号生成回路１の構成を示す図、第３図は第２図
における正規化シフタ選択回路で検出すべき仮数部上位
３桁＋１ビツトの加算後のデータのパターンを示す図、
第４図は浮動小数点データの形式を示す図である。 主要部分の符号の説明 １・・・・・・信号生成回路 ５・・・・・・アダー ６．８．２１，２２．４１・・・・・・レジスタ３１．
３２・・・・・・桁合せ算出回路３３．３４・・・・・
・シフタ ４２．４３．６１・・・・・・セレクタ７１．７２・・
・・・・シフタ

Claims (1)

【特許請求の範囲】
1. （１）桁合せステージ、加減算ステージおよび正規化ス
   テージの順で浮動小数数点演算を行う浮動小数数点演算
   方式であって、前記加減算ステージから得られた中間解
   の全桁をシフトしうる第１の正規化シフタ手段と、この
   第１の正規化シフタ手段を用いて正規化されたデータを
   前記正規化ステージで保持する手段と、前記中間解の全
   桁より少ない予め定められた桁をシフトしうる第２の正
   規化シフタ手段と、この第２の正規化シフタ手段を用い
   て正規化されたデータを次のステージに送る手段と、桁
   合せ前のデータに基づいて前記加減算ステージ以前のタ
   イミングで前記第１の正規化シフタ手段を前記第２の正
   規化シフタ手段との最適な正規化シフタ手段を選択する
   信号を生成する信号生成手段とを含み、この信号生成手
   段で生成された信号の指示に応答して前記正規化ステー
   ジで正規化動作を実行することを特徴とする浮動小数点
   演算方式。