JPH02202649A - 部分書込みフラグ発生方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置において、メモリに対して部分
書込みを行うための部分書込みフラグ発生方法及びその
装置に関する。

〔従来の技術〕

一般にデータ処理装置においては、メモリに対して部分
書込みを行うために部分書込みフラグレジスタが用いら
れている。該部分書込みフラグレジスタは書込みデータ
の有効バイト範囲等を示す部分書込みフラグを格納して
おり、通常、そのビットパターンは、書込みを行うバイ
ト位置のビットは１１１”、それ以外の部分は１１０”
を示している。

従来、この種の部分書込みフラグレジスタに格納する部
分書込みフラグは、例えば特開昭５３−２２９５号公報
に記載されているように、処理装置あるいはチャネル装
置から転送されて来る情報をメモリに書込む場合に、た
とえば３２バイトの書込み処理単位を８バイト毎に転送
するとしだ場合、この８バイトに対応する８ビツトの部
分書込みフラグのビットパターンを転送が行われるごと
に発生させている。これは、８ビツトが全て“１ｎおよ
び“０”のパターン、上位が“０”下位が６６１”、お
よび上位が“１”下位が“Ｏｎのパターンの計４つのパ
ターンを発生させるパターン発生器と現在の転送バイト
数を示すためのカウンタで実現している。

〔発明が解決しようとする課題〕

上記従来技術は、部分書込みフラグの発生するビットパ
ターン毎にその発生手段を必要とするため物量が多く、
また、カウンタを持つため、その制御も必要となる。さ
らに、部分書込みフラグは転送単位のビットパターンを
転送毎に発生させるため、転送から次の転送までの間で
ビットパターンを作成することになり、転送の処理速度
はこのビットパターン作成処理の速度を考慮する必要が
ある。

また、部分書込みフラグには開始バイト位置と終了バイ
ト位置の表示が逆になるバックワード転送（以下ＲＢＷ
と略す）と呼ばれる転送が存在するが、従来技術では、
このＲＢＷについて考慮されておらず、別の処理を付加
する必要がある。

本発明の目的は、ＲＢＷ時をも含めた部分書込みフラグ
のビットパターンの発生を簡潔に実現し、そのための物
量も少なくし、かつ、ビットパターン作成のための処理
″速度が転送処理速度に与える影響を無くした部分書込
みフラグ発生方法及びその装置を提供することにある。

〔課題を解決するための手段〕

本発明の部分書込みフラグ発生方法は、通常動作時は、
書込みデータの開始位置および終了位置を示す値により
、各々、該値に対応するビットを界として上位は全て“
０″　（あるい“ｌ”）、下位は全て１＃Ｌｌｊ（ある
いは“０″）の第１および第２のビットパターンを生成
し、該第１および第２のビットパターンの排他的論理和
のビットパターンを部分書込みフラグとし、ＲＢＷ動作
時は、書込みデータの開始位置および終了位置を示す値
の補数をとり、各々、該補数化後の値に対応するビット
を界として上位は全て“０”　（あるいは“１”）、下
位は全て“１”　（あるいは“０”）の第１および第２
のビットパターンを生成し、該第１および第２のビット
パターンの排他的論理和のビットパターンを得、該ビッ
トパターンを逆順にしたものを部分書込みフラグとする
ことを特徴とする。

本発明の部分書込みフラグ発生装置は、書込みデータの
開始位置を示す値を保持する第１保持手段、書込みデー
タの終了位置を示す値を保持する第２保持手段、前記第
１保持手段の値を、通常動作時はそのまＮ出力し、バッ
クワード動作時はその補数を出力する第１論理手段、前
記第２保持手段の値を、通常動作時はそのまＮ出力し、
バックワード動作時はその補数を出力する第２論理手段
、前記第１論理手段の出力値に対応するビットを界とし
て上位は全て“０”　（あるいは“１”）、下位は全て
“１”　（あるいは“Ｏ”）の第１ビットパターンを発
生する第１パターン発生手段、前記第２論理手段の出力
値に対応するビットを界として上位は全て“Ｏ”　　（
あるいは“１”）、下位は全て“１″　（あるいは“Ｏ
”）の第２ビットパターンを発生する第２パターン発生
手段、前記第１パターン発生手段の第１ビットパターン
と前記第２パターン発生手段の第２ビットパターンとの
排他的論理和を出力する第３論理手段、前記第３論理手
段の出力ビットパターンを１通常動作時はそのまＮとし
、バックワード動作時は逆順にする第４論理手段を有す
ることを特徴とする。

更に、上記部分書込みフラグ発生装置は、前記第１およ
び第２論理手段の出力に基づき、転送単位毎に相当する
パリティパターンを発生するパリティ発生手段、該パリ
ティ発生手段の出力パリティパターンを、通常動作時は
そのまＮとし、バックワード動作時は逆順にする第５論
理手段を有することを特徴とする。

〔作　用〕

本発明においては、通常動作時あるいはＲＢＷ動作に対
応して、メモリに対する書込み処理単位（例えば３２ビ
イト）分の全ての部分書込みフラグのビットパターンを
あらかじめ発生しておき、これを転送単位に出力する。

また、転送単位毎のビットパターンのパリティも、前処
理として全ての転送単位部分のパリティを予想して発生
しておき、これを転送単位に出力する。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図を示したもので
ある。■は部分書込み開始アドレス（書込み開始バイト
位置）を保持する開始アドレスレジスタ、２は終了アド
レス（書込み終了バイト位置）を保持する終了アドレス
レジスタである。メモリの書込み処理単位を２Ｎバイト
とすると、　レジスタ１，２はそれぞれＮビットである
。１１はバックワード（ＲＢＷ）転送の場合、開始アド
レスレジスタ１の値の補数を出力する排他的論理和ゲー
ト、２２は同じく終了アドレスレジスタ２の値の補数を
出力する排他的瑞相ゲートである。

１０は書込み開始バイト位置に相当する開始ポイントの
パターンを発生する開始ポイントパターン発生器、１５
は該開始ポイントパターンのパリティを発生する開始ポ
イントパリティ発生器である。２０は書込み終了バイト
位置に相当する終了ポイントパターンを発生する終了ポ
イントパターン発生器、２５は該終了ポイントパターン
のパリティを発生する終了ポイントパリティ発生器であ
る。　メモリの書込み処理単位を２Ｎバイトとすると、
パターン発生器１０．２０の出力はそれぞれ２Ｎビツト
であり、パリティ発生器１５．２５の出力はそれぞれ２
ＮＮピット転送バイト単位である。

３は開始ポイントパターン発生器１０の出力と終了ポイ
ントパターン発生器２０の出力の排他的論理和をとる論
理ゲート、４はＲＢＷ指示の有無により該論理ゲート３
の出力の正順あるいは逆順を選択するセレクタである。

３５は開始ポイントパリティ発生器２０の出力と終了ポ
イントパリティ発生器２５の出力の排他的論理和をとっ
て反転する論理ゲート、４５はＲＢＷ指示の有無により
該論理ゲート３５の出力の正順あるいは逆順を選択する
セレクタである。５はセレクタ４．４５の出力を転送単
位毎に選択して出力するセレクタである。

以下の説明では、メモリは１回で３２バイトの書込み処
理単位をもち、また、処理装置あるいはチャネル装置か
らメモリへデータ転送する単位は８バイトであるとする
。したがって、転送回数は４回である。

、部分書込み開始アドレスは開始アドレスレジスタ１に
セットされ、終了アドレスは終了アドレスレジスタ２に
セットされる。通常、情報の転送に当っては、書込み開
始アドレスと転送バイト数が指定される。この開始アド
レスはそのま賢開始アドレスレジスタ１にセットされ、
終了アドレスは開始アドレスに転送バイト数を加えたも
のが終了アドレスレジスタ２にセットされる。こＮでは
。

メモリの書込み処理単位は３２バイトであるため、開始
アドレスレジスタ１および終了アドレスレジスタ２は書
込みアドレスの下位５ビツト（ビット３〜７）とパリテ
ィ（Ｐ）を保持する。第２図は。

通常／ＲＢＷ転送時における開始ポイントパターン、終
了ポイントパターン、フラグビットパターン、パリティ
ビットパターンの一例である。

まずＲＢＷ転送以外の通常転送について説明する。この
場合、第１図中の“ＲＢＷ指示″の信号は“０７１であ
る。

開始アドレスレジスタ１の内容は、排他的論理和ゲート
１１をそのまＮ通過して開始ポイントパターン発生器１
０に入力され、該開始ポイントパターン発生器１０は、
開始アドレスが示す書込み開始バイト位置より上位ビッ
トが“Ｏ”、以下のビットが１”の開始ポイントパター
ンを発生する。例えば開始アドレスレジスタ１に“００
１１０　（＝６）”が入力されたとすると、開始ポイン
トパターン発生器１０は第２図の“開始ポイントパター
ン“の欄の値が示すとおり、上位ビット側０〜５は“０
”、下位ビット側６〜３１は“１”のパターンを発生す
る。終了アドレスレジスタ２の内容も排他的論理和ゲー
ト２２をそのまＮ通過し、終了ポイントパターン発生器
２０により、終了アドレスが示す書込み終了バイト位置
より上位ビットが“Ｏ″、以下のビットが“１”の終了
ポイントパターンを発生する０例えば終了アドレスレジ
スタ２に“１１０１１　（＝２７）”が入力されたとす
ると、終了ポイントパターン発生器２０は第２図の“終
了ポイントパターン″の欄の示すとおり、上位ビット側
Ｏ〜２６は“０”、下位ビット側２７〜３１のビットは
“１”のパターンを発生する。

開始ポイントパリティ発生器１５では、排他的論理和ゲ
ート１１をそのまへ通過した開始アドレスレジスタ１の
開始アドレス（ビット３〜７）およびパリティビットＰ
により開始ポイントパターンの転送単位毎に相当する前
処理用パリティを予想する。これはまず、開始ポイント
のある転送単位部の前処理用のパリティを、正常時は開
始アドレスレジスタ１が奇数値の場合に“１”を示す値
で発生する、他の転送単位部のパリティは“０″とする
０本例の場合、Ｒ始ポイントのある転送単位部はＯバイ
ト目、予想パリティは“Ｏ”となり、開始ポイントパリ
ティ発生器１５は“ｏｏｏｏ”と第２図の“開始ポイン
トパリティ”の欄に示す値を発生する。終了ポイントパ
リティ発生器２５は、排他的論理和ゲート２２をそのま
へ通過した終了アドレスレジスタ２の終了アドレス（ビ
ット３〜７）およびパリ・ティビットＰにより、上記開
始ポイントパリティの発生と同様の方法により終了ポイ
ントパターンの転送単位毎に相当する前処理用パリティ
を予想する０本例の場合、終了ポイントのある転送単位
部は３バイト目、予想パリティは“１″であり、終了ポ
イントパリティ発生器２５は“０００１”と第２図の“
終了ポイントパリティ″の欄に示す値を発生する。

目的とする部分書込みフラグの全ビットパターンは、上
記開始ポイントパターン発生器１０と終了ポイントパタ
ーン発生器２０からの値を排他的論理和ゲート３に入力
することにより得られる。

本例の場合、ビットパターンは第２図の゛フラグビット
パターン”の欄に示すようになる。この全ビットパター
ンはセレクタ４に入力され、０〜３１順に転送単位数の
４バイトに分けられる。また。

この４バイト毎のパリティは、上記の開始ポイントパリ
ティ発生器１５と終了ポイントパリティ発生器２５の結
果を論理ゲート３５に入力し、その排他的論理和の値を
反転して得られる。このパリティはセレクタ４５を通過
し、０〜３ビツト順に転送単位毎に分けられる。その値
を第２図の゛′パリティピットパターン″′として示す
。

上記のようにして得られた全部分書込みフラグのビット
パターンとパリティビットはセレクタ５で、転送のため
の読出し信号により転送単位毎に出力される。

次に、ＲＢＷ転送時の動作について説明する。

こ＼では、開始アドレスレジスタ１の内容を“１１０１
１　（＝２７）”、終了アドレスレジスタ２の内容を“
００１１０　（＝６）”とする。

ＲＢＷ転送の場合、第１図中の“ＲＢＷ指示指示呼信号
′１”となり、開始アドレスレジスタ１の出力値はパリ
ティも含め排他的論理和ゲート１１により“１”と“０
″が各々反転する。終了アドレスレジスタ２の値も同様
に排他的論理和ゲート２２により反転する。つまり、開
始アドレスレジスタ１にセットされている値“１１０１
１＋パリテイ１”は“ｏｏｉｏｏ＋パリティＯ”となり
、終了アドレスレジスタ２に入力されている値“００１
１０＋パリテイ１”は“１１００１＋パリテイＯ″とな
る。これらのデータを前記の通常転送と同様に開始ポイ
ントパターン発生器１０．開始ポイントパリティ発生器
１５．終了ポイントパターン発生器２０．終了ポイント
パリティ発生器２５に入力して各ビットパターンに変換
する。本例の場合、変換されたビットパターンは第２図
の“ＲＢＷ開始ポイントパターン”、”ＲＢＷ開始ポイ
ントパリティ″、”ＲＢＷ終了ポイントパターン”ＲＢ
Ｗ終了ポイントパリティ”に示す値となる。

上記開始ポイントパターン発生器１０からのＲＢＷ開始
ポイントパターンと終了ポイントパターン発生器２０か
らのＲＢＷ終了ポイントパターンを排他的論理和ゲート
３に入力することによって。

部分書込みフラグの全ビットパターンが得られる。

これが第２図の“ＲＢＷ前段フラグビットパターン”で
ある、また、開始ポイントパリティ発生器１５からのＲ
ＢＷ開始ポイントパリティと終了ポイントパリティ発生
器２５からのＲＢＷ終了ポイントパリティを論理ゲート
３５に入力し、その排他的論理和の値を反転することに
より、第２図の”　ＲＢ　Ｗ前段パリティ”が得られる
。

その後、ＲＢＷ転送時の特有の処理として、論理ゲート
３の出力Ｏ〜３１をセレクタ４で３１〜Ｏの順に入れ換
え、転送数の４バイトに分ける。

これが第２図の“ＲＢＷフラグビッビッターン″である
。同様に、パリティピットについても、論理ゲート３５
の出力Ｏ〜３をセレクタ４５で３〜０の順に入れ換える
。これが第２図の“ＲＢＷパリティ”である、このよう
にして得られたＲＢＷ転送時の部分書込みフラグのビッ
トパターンとパリティビットパターンは、セレクタ５で
転送のための読出し信号により転送単位毎に出力される
。

〔発明の効果〕

以上説明したように１本発明によれば、少ない物量でＰ
ＢＷ転送も含めた部分書込みフラグのビットパターンを
発生することが可能となり、また、転送単位のパリティ
を予想付加することにより転送データの信頼性の向上が
図れる。また１部分書込みフラグのビットパターン転送
に先立って全ビットパターンを発生するため、転送中に
次の送出ビットパターンを作成する必要がなく１部分書
込みフラグビットパターン発生の処理時間が転送速度に
与える影響を無くすことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はビッ
トパターンの一例を示す図である。 １・・・開始アドレスレジスタ、 １１・・・排他的論理和ゲート、 １０・・・開始ポイントパターン発生器、１５・・・開
始ポイントパリティ発生器。 ２・・・終了アドレスレジスタ、 ２２・・・排他的論理和ゲート。 ２０・・・終了ポイントパターン発生器、２５・・・終
了ポイントパリティ発生器。 ３・・・排他的論理和ゲート、 ３５・・・反転排他的論理和ゲート。 ４．４５．５・・・セレクタ。

Claims (3)

【特許請求の範囲】
1. （１）メモリに対して部分書込みを行うための部分書込
   みフラグを発生する方法であって、 通常動作時は、書込みデータの開始位置および終了位置
   を示す値により、各々、該値に対応するビットを界とし
   て上位は全て“０”（あるい“１”）、下位は全て“１
   ”（あるいは“０”）の第１および第２のビットパター
   ンを生成し、該第１および第２のビットパターンの排他
   的論理和のビットパターンを部分書込みフラグとし、バ
   ックワード動作時は、書込みデータの開始位置および終
   了位置を示す値の補数をとり、各々、該補数化後の値に
   対応するビットを界として上位は全て“０”（あるいは
   “１”）、下位は全て“１”（あるいは“０”）の第１
   および第２のビットパターンを生成し、該第１および第
   ２のビットパターンの排他的論理和のビットパターンを
   得、該ビットパターンを逆順にしたものを部分書込みフ
   ラグとすることを特徴とする部分書込みフラグ発生方法
   。
2. （２）メモリに対して部分書込みを行うための部分書込
   みフラグを発生する装置であって、 書込みデータの開始位置を示す値を保持する第１保持手
   段、 書込みデータの終了位置を示す値を保持する第２保持手
   段、 前記第１保持手段の値を、通常動作時はそのまゝ出力し
   、バックワード動作時はその補数を出力する第１論理手
   段、 前記第２保持手段の値を、通常動作時はそのまゝ出力し
   、バックワード動作時はその補数を出力する第２論理手
   段、 前記第１論理手段の出力値に対応するビットを界として
   上位は全て“０”（あるいは“１”）、下位は全て“１
   ”（あるいは“０”）の第１ビットパターンを発生する
   第１パターン発生手段、前記第２論理手段の出力値に対
   応するビットを界として上位は全て“０”（あるいは“
   １”）、下位は全て“１”（あるいは“０”）の第２ビ
   ットパターンを発生する第２パターン発生手段、前記第
   １パターン発生手段の第１ビットパターンと前記第２パ
   ターン発生手段の第２ビットパターンとの排他的論理和
   を出力する第３論理手段、 前記第３論理手段の出力ビットパターンを、通常動作時
   はそのまゝとし、バックワード動作時は逆順にする第４
   論理手段、 を有することを特徴とする部分書込みフラグ発生装置。
3. （３）前記請求項（２）記載の部分書込みフラグ発生装
   置は、更に、前記第１および第２論理手段の出力に基づ
   き、転送単位毎に相当するパリティパターンを発生する
   パリティ発生手段と、該パリティ発生手段の出力パリテ
   ィパターンを、通常動作時はそのまゝとし、バックワー
   ド動作時は逆順にする第５論理手段を有することを特徴
   とする部分書込みフラグ発生装置。