KR100574929B1

KR100574929B1 - 허미션 대칭 데이터를 위한 주소 발생기

Info

Publication number: KR100574929B1
Application number: KR1019990065075A
Authority: KR
Inventors: 이정주
Original assignee: 삼성전자주식회사
Priority date: 1999-12-29
Filing date: 1999-12-29
Publication date: 2006-05-02
Also published as: KR20010065204A

Abstract

허미션 대칭 데이터의 생성시 주소를 발생하는 허미션 대칭 주소 발생기가 개시된다. 본 발명의 허미션 대칭 주소 발생기는 예비 주소 발생부와 주소 발생부를 구비한다. 예비 주소 발생부는 클럭에 대하여 2번째 주기마다 하나씩 증가되는 예비 주소를 발생하는 회로로서, 덧셈기, 제1 멀티플렉서 및 제2 레지스터로 구성된다. 주소 발생부는 예비 주소를 수신하여, 매 클럭 주기마다 주소를 발생하는 회로로서, 통상부, 보수부, 제2 멀티플레서 및 제2 레지스터로 구성된다. 매 클럭마다 발생되는 주소는 입력 데이터와 동일한 데이터가 저장될 주소를 지정하는 통상 주소와 입력 데이터의 공액 데이터가 저장될 주소를 지정하는 공액 주소가 교번된다. 본 발명의 허미션 대칭 주소 발생기에 의해, 하드웨어의 크기 및 처리 시간이 최소화될 수 있다.

Description

허미션 대칭 데이터를 위한 주소 발생기{Address generation unit for hermitian symmetry data}

도 1은 허미션 대칭 데이터가 이용되는 예를 보여주는 데이터 전송부의 개략도이다.

도 2는 종래 기술에 의한 허미션 대칭 데이터 발생 과정을 나타내는 흐름도이다.

도 3은 본 발명의 일 실시예에 따른 허미션 대칭 주소 발생기를 나타내는 도면이다.

도 4는 도 3의 허미션 대칭 주소 발생기에서의 주요 신호들의 타이밍도이다.

도 5는 도 3의 허미션 대칭 주소 발생기를 이용하는 허미션 대칭 데이터 발생 과정을 나타내는 흐름도이다.

본 발명은 전자 회로에 관한 것으로서, 특히 허미션(Hermitian) 대칭 데이터의 생성시 주소를 발생시키는 주소 발생기에 관한 것이다.

허미션 대칭이란 함수 V가 f의 함수일 때, 즉 V(f)로 표현될 때, 다음의 수 학식 1을 만족하는 것을 의미한다.

V(-f) = V^*(f)

여기서, V^*(f)는 V(f)의 공액(conjugation)이다.

허미션 대칭성을 갖는 데이터(이하 허미션 대칭 데이터라 함)는 빠른 역푸리에변환(IFFT, Inverse Fast Fourier Transform)이 수행되면, 복소수 데이터가 아닌 실수 데이터로 변환되므로 데이터 처리가 용이하다. 이러한 장점으로 인하여, 통신에서 허미션 대칭 데이터가 많이 사용된다. 특히, 허미션 대칭 데이터는 주파수분할다중(Frequency Division Multiplexing, FDM) 방식을 채용하는 통신에서 많이 이용되고 있다.

도 1은 허미션 대칭 데이터가 이용되는 예를 보여주는 데이터 전송부의 개략도이다. 이를 참조하면, 데이터 전송부는 허미션 대칭 데이터 발생부(12)와 역푸리에 변환부(14) 및 모뎀부(16)를 구비한다. 허미션 대칭 데이터 발생부(12)는 허미션 대칭이 아닌 입력 데이터(X)를 허미션 대칭 데이터(Y)로 변환하여 출력한다. 만약, 입력 데이터(X)가 N개의 데이터이면, 허미션 대칭 데이터(Y)는 2N개의 데이터가 된다. 허미션 대칭 데이터(Y)의 하위 N개의 데이터는 입력 데이터(X)와 동일하고, 상위 N개의 데이터는 각각 하위 데이터의 공액(conjugation) 데이터이다. N이 4인 경우의 입력 데이터(X)와 허미션 대칭 데이터(Y)의 관계의 일 예가 다음의 표 1이다.

i	X[i]	Y[i]	Z[i]
0	0	0	0.475
1	0.6 + 0.4j	0.6 + 0.4j	-0.1298
2	0.3 - 0.4j	0.3 - 0.4j	-0.05
3	1 + 0.5j	1 + 0.5j	-0.1884
4		0	-0.325
5		1 + 0.5j	0.3298
6		0.3 - 0.4j	-0.1
7		0.6 + 0.4j	-0.0116

역푸리에 변환부(14)는 허미션 대칭 데이터(Y)를 역푸리에 변환하여, 전송 데이터(Z)로 출력한다. 모뎀부(16)는 전송 데이터(Z)를 변조하여 전송한다. 여기서, 입력 데이터(X)와 허미션 대칭 데이터(Y)는 주파수 영역의 데이터들이다. 그리고, 전송 데이터(Z)는 실수의 시간 영역 데이터이므로, 별도의 데이터 처리 과정없이 쉽게 변조될 수 있다.

도 2는 종래 기술에 의한 허미션 대칭 데이터 발생 흐름도이다. 이를 참조하여, 종래 기술에 의해 2N개의 허미션 대칭 데이터가 발생되는 과정을 보면, 다음과 같다.

먼저, 주소를 나타내는 변수 i가 '0'으로 초기화된다(201). 그 다음에 해당 주소의 입력 데이터 X[0]를 읽어, 허미션 대칭 데이터 Y[0]로 저장한다. 그리고, 입력 데이터 X[0]의 공액 데이터를 Y[N]에 저장한다(203). 그 다음으로, 주소 i를 증가 상수(CON)만큼 증가시킨다(205). 주소 i가 N 보다 작은지를 확인하여(209), 크거나 같으면 종료되고, 작은 경우에는 다음의 단계를 수행한다. 해당 주소의 입력 데이터 X[i]를 읽어, 허미션 대칭 데이터 Y[i]로 저장한다. 그리고, 주소 "2*N- 1"을 갖는 허미션 대칭 데이터 Y[2*N-1]에 입력 데이터 X[i]의 공액 데이터를 저장한다(211). 상기의 허미션 대칭 데이터 발생 과정에서는 허미션 대칭 데이터(Y)가 저장되는 주소를 발생하기 위하여, 더하기, 곱하기 및 빼기 연산이 필요하다.

따라서, 종래 기술에서 허미션 대칭 데이터를 위한 주소를 발생하는 주소 발생기(이하 허미션 대칭 주소 발생기라 함)는 N이 증가함에 따라 처리 시간이 길어지며, 하드웨어가 복잡하다.

본 발명이 이루고자 하는 기술적 과제는 하드웨어의 크기 및 처리 시간을 최소화하는 허미션 대칭 주소 발생기를 제공하는 것이다.

상기 기술적 과제를 이루기 위한 본 발명은 허미션 대칭 데이터의 생성시 주소를 발생하는 허미션 대칭 주소 발생기에 관한 것이다. 바람직한 실시예에 따른 허미션 대칭 주소 발생기는, 클럭에 대하여 2번째 주기마다 하나씩 증가되는 예비 주소를 발생하는 예비 주소 발생부; 및 상기 예비 주소를 수신하여, 매 클럭 주기마다 상기 주소를 발생하는 주소 발생부로서, 통상 주소와 공액 주소를 교번하여 발생하는 상기 주소 발생부를 구비한다.

본 발명의 허미션 대칭 주소 발생기에 의해, 하드웨어의 크기 및 처리 시간이 최소화될 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.

도 3은 본 발명의 일 실시예에 따른 허미션 대칭 주소 발생기를 나타내는 도면이다. 이를 참조하면, 바람직한 실시예에 따른 허미션 대칭 주소 발생기는 예비 주소 발생부(32)와 주소 발생부(34)를 구비한다.

예비 주소 발생부(32)는 매 2번째 클럭마다, 소정의 증가 상수(CON)만큼 증가되는 예비 주소(ADDR1)를 발생한다. 주소 발생부(34)는 예비 주소(ADDR1)를 수신하여, 매 클럭마다 주소(ADDR2)를 발생한다. 매 클럭마다 발생되는 주소(ADDR2)는 입력 데이터와 동일한 데이터가 저장될 주소를 지정하는 통상 주소(NA)와 입력 데이터의 공액 데이터가 저장될 주소를 지정하는 공액 주소(CA)가 교번된다.

상기와 같이 발생되는 여러 주소를 이용하여, 허미션 대칭 데이터를 생성하는 과정은 간략하게 다음과 같을 수 있다. 먼저, 예비 주소(ADDR1)에 해당하는 입력 데이터를 읽어, 통상 주소(NA)에 저장한다. 그리고, 예비 주소(ADDR1)의 입력 데이터의 공액 데이터를 구하여 공액 주소(CA)에 저장한다. 그러므로, 입력 데이터를 읽는 일은 매 2번째 클럭마다 행해진다. 그리고, 입력 데이터 하나에 대하여, 허미션 대칭 데이터 2개가 저장된다.

여기서, 입력 데이터의 개수가 N개라고 가정하면, 발생될 허미션 대칭 데이 터의 개수는 2N이다. 따라서, 입력 데이터의 지정을 위하여 필요한 주소의 비트 수가 'k'라면, 허미션 대칭 데이터의 지정을 위해 필요한 주소의 비트수는 'k+1'이 된다.

예비 주소 발생부(32)의 구성을 상세히 살펴보면, 예비 주소 발생부(32)는 덧셈기(322), 제1 멀티플렉서(324) 및 제1 레지스터(326)를 구비한다. 덧셈기(322)는 예비 주소(ADDR1)에 증가 상수(CON)를 더하여 증가 주소(IA)를 발생한다. 제1 멀티플렉서(324)는 제1 제어 신호(S1)에 따라, 증가 주소(IA)와 예비 주소(ADDR1) 중에서 어느 하나를 선택하여 출력한다. 제1 레지스터(326)는 제1 멀티플렉서(324)에서 출력되는 신호를 수신하여, 예비 주소(ADDR1)를 출력한다.

주소 발생부(34)의 구성을 상세히 살펴보면, 주소 발생부(34)는 통상부(341), 보수부(342), 제2 멀티플렉서(344) 및 제2 레지스터(346)를 구비한다. 통상부(341)는 예비 주소(ADDR1)에 로우 레벨의 최상위 비트 하나를 추가하여 통상 주소(NA)를 발생한다. 보수부(342)는 예비 주소(ADDR1)의 2의 보수(2's complement)를 구하고, 그 값에 하이 레벨의 최상위 비트 하나를 추가하여 공액 주소(CA)를 발생한다. 예비 주소(ADDR1)의 2의 보수를 구하고, 그 값에 하이 레벨의 최상위 비트 하나를 추가하는 것은 하드웨어적으로 간단하게 구현될 수 있다. 제2 멀티플렉서(344)는 제2 제어 신호(S2)에 따라, 통상 주소(NA)와 공액 주소(CA) 중에서 어느 하나를 선택하여 출력한다. 제2 레지스터(346)는 제2 멀티플렉서(344)의 출력 신호를 수신하여, 매 클럭 마다 주소(ADDR2)를 발생한다.

증가 상수(CON)는 '1'인 것이 바람직하다.

도 4는 도 3의 허미션 대칭 주소 발생기에서의 주요 신호들의 타이밍도이다. 이를 참조하여, 허미션 대칭 주소 발생기의 동작을 전체적으로 기술하면, 다음과 같다.

먼저, 제1 제어 신호(S1)와 제2 제어 신호(S2)는 동일한 것으로 가정한다. 제1 제어 신호(S1)와 제2 제어 신호(S2)는 매 클럭(CLK)마다 토글되는 신호이다. 즉, '0' 과 '1'이 교번되는 신호이다. 덧셈기(322)의 하나의 입력 단자로 입력되는 증가 상수(CON)는 '1'이다. 그리고, 제1 레지스터(326), 제1 및 제2 제어 신호(S1, S2)는 '0'으로 초기화된다. 본 실시예에서는, 제1 멀티플렉서(324)는 제1 제어 신호(S1)가 '0'일 때, 예비 주소(ADDR1)를 출력하고, 제1 제어 신호(S1)가 '1'일 때는 증가 주소(IA)를 출력한다. 그리고, 제2 멀티플렉서(344)는 제2 제어 신호(S2)가 '0'일 때, 통상 주소(NA)를 출력하고, 제2 제어 신호(S2)가 '1'일 때, 공액 주소(CA)를 출력한다.

도 3의 허미션 대칭 주소 발생기가 동작을 시작하면, 첫 번째 클럭(CLK)에서 제1 레지스터(326)의 초기 데이터 '0'이 예비 주소(ADDR1)로 출력된다. 그리고, 제1 제어 신호(S1)가 '0'이므로, 제1 멀티플렉서(324)는 예비 주소(ADDR1) '0'을 선택하여 제1 레지스터(326)로 출력한다. 따라서, 두 번째 클럭(CLK)에서 제1 레지스터(326)로부터 출력되는 예비 주소(ADDR1)도 '0'이다. 그리고, 제1 제어 신호(S1)는 '1'이므로, 제1 멀티플렉서(324)는 예비 주소(ADDR1) '0'에 '1'이 더해진 증가 주소(IA) '1'을 선택하여 제1 레지스터(326)로 출력한다. 그러므로, 세 번째 클럭(CLK)에서 제1 레지스터(326)로부터 출력되는 예비 주소(ADDR1)는 '1'이다. 그리고, 다음 클럭(CLK)에서도 예비 주소(ADDR1)는 '1'이다. 위와 같은 과정이 반복되면서, 예비 주소(ADDR1)는 2번째 클럭(CLK) 주기마다 1씩 증가하여, N-1 까지 증가하게 된다.

한편, 통상부(341)와 보수부(342)는 매 클럭(CLK) 마다 예비 주소(ADDR1)를 수신하여, 각각 통상 주소(NA)와 공액 주소(CA)를 출력한다. 그러나, 제2 멀티플렉서(344)는 한 클럭(CLK)에서 통상 주소(NA)와 공액 주소(CA) 중의 하나만을 선택하여, 제2 레지스터(346)로 출력한다. 제2 멀티플렉서(344)를 제어하는 제2 제어 신호(S2)는 제1 제어 신호(S1)와 마찬가지로, '0'과 '1'이 교번되는 신호이다. 따라서, 제2 레지스터(346)로 입력되는 신호도 통상 주소(NA)와 공액 주소(CA)가 교번되는 신호이다. 따라서, 제2 레지스터(346)로부터 출력되는 주소(ADDR)는 '0', 'N', '1', '2N-1'... 'N-1', 'N+1' 이다.

도 5는 도 3의 허미션 대칭 주소 발생기를 이용하는 허미션 대칭 데이터 발생 과정을 나타내는 흐름도이다. 이를 참조하여, N개의 입력 데이터에 의해 2N개의 허미션 대칭 데이터가 발생되는 과정을 보면, 다음과 같다.

먼저, 주소 변수 i가 '0'으로 초기화된다(503). 그 다음에, 해당 주소(i)의 입력 데이터 X[i]를 읽어, 허미션 대칭 데이터 Y[i]로 저장한다. 그리고, 주소 i의 공액 주소를 갖는 허미션 대칭 데이터 Y[conj(i)]에 입력 데이터 X[i]의 공액 데이터를 저장한다(505). 그 다음으로, 주소 i를 증가 상수(CON)만큼 증가시킨다(507). 그리고, 주소 i가 N 보다 작은지를 판단하여(509), N보다 작으면 위의 단계(505, 507, 509)를 반복한다.

전술한 바에서 나타나듯이, 본 발명의 허미션 대칭 주소 발생기는 기존의 덧셈, 곱셈 및 뺄셈을 이용하는 허미션 대칭 주소 발생기에 비해 하드웨어적으로 간단하며, 처리속도가 빠르다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 허미션 대칭 주소 발생기에 의하여, 하드웨어 비용 및 처리 속도를 최소화할 수 있다. 특히, 입력 데이터의 수 N의 증가에 따른 하드웨어 비용의 증가 및 동작 속도의 감소를 최소화할 수 있다.

Claims

허미션 대칭 데이터의 생성시 주소를 발생하는 허미션 대칭 주소 발생기에 있어서,

클럭에 대하여 2번째 주기마다 하나씩 증가되는 예비 주소를 발생하는 예비 주소 발생부; 및

상기 예비 주소를 수신하여, 매 클럭 주기마다 상기 주소를 발생하는 주소 발생부로서, 통상 주소와 공액 주소를 교번하여 발생하는 상기 주소 발생부를 구비하는 것을 특징으로 하는 허미션 대칭 주소 발생기.
제1 항에 있어서,

상기 예비 주소 발생부는 예비 주소와 소정의 증가 상수를 더하여, 증가 주소를 발생하는 덧셈기; 소정의 제1 제어 신호에 응답하여, 상기 증가 주소와 상기 예비 주소 중에서 선택되는 어느 하나를 출력하는 제1 멀티플렉서; 및 상기 제1 멀티플렉서에서 출력되는 신호를 수신하여, 2번째 클럭 주기마다 상기 예비 주소를 출력하는 제1 레지스터를 구비하며,

상기 주소 발생부는 상기 예비 주소에 로우 레벨의 최상위 한 비트를 추가하여, 통상 주소를 발생하는 통상부 ; 상기 예비 주소의 2의 보수를 구하고, 하이 레벨의 최상위 한 비트를 추가하여, 공액 주소를 발생하는 보수부; 소정의 제2 제어 신호에 응답하여, 상기 통상 주소와 상기 공액 주소 중에서 선택되는 어느 하나를 출력하는 제2 멀티플렉서; 및 상기 제2 멀티플렉서에서 출력되는 신호를 수신하여, 매 클럭 주기마다 상기 주소를 발생하는 제2 레지스터를 구비하는 것을 특징으로 허미션 대칭 주소 발생기.
제2 항에 있어서, 상기 증가 상수는

'1'인 것을 특징으로 하는 허미션 대칭 주소 발생기.