JPH0721017A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0721017A JPH0721017A JP5160944A JP16094493A JPH0721017A JP H0721017 A JPH0721017 A JP H0721017A JP 5160944 A JP5160944 A JP 5160944A JP 16094493 A JP16094493 A JP 16094493A JP H0721017 A JPH0721017 A JP H0721017A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/265—Microinstruction selection based on results of processing by address selection on input of storage
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Abstract
(57)【要約】
【目的】 少量の論理回路の追加と少量の配線領域の追
加で制御コードを外部に読み出せるデータ処理用の半導
体装置を得る。 【構成】 通常のデータ処理モードと制御コード読み出
しモードとを切り換えるモード信号105 と、μアドレス
レジスタ301 の出力をインクリメントするインクリメン
タ305 の桁あふれを示すオーバーフロー信号101 と、イ
ンクリメンタ305の桁あふれの回数をカウントするカウ
ンタ102 と、カウンタ102 のカウント値に応じて、μＲ
ＯＭから出力される制御コードの分割し選択するセレク
タ103 と、制御コード読み出しモード時にセレクタ103
の出力を選択してオペランドアドレスレジスタ309 に入
力するセレクタ104 とを備える。
加で制御コードを外部に読み出せるデータ処理用の半導
体装置を得る。 【構成】 通常のデータ処理モードと制御コード読み出
しモードとを切り換えるモード信号105 と、μアドレス
レジスタ301 の出力をインクリメントするインクリメン
タ305 の桁あふれを示すオーバーフロー信号101 と、イ
ンクリメンタ305の桁あふれの回数をカウントするカウ
ンタ102 と、カウンタ102 のカウント値に応じて、μＲ
ＯＭから出力される制御コードの分割し選択するセレク
タ103 と、制御コード読み出しモード時にセレクタ103
の出力を選択してオペランドアドレスレジスタ309 に入
力するセレクタ104 とを備える。
Description
【０００１】
【産業上の利用分野】この発明は、制御コードを保持す
る読み出し専用メモリを備えたデータ処理用半導体装置
に関するものであり、特に、制御コードを外部に読み出
せるデータ処理の半導体装置に関するものである。
る読み出し専用メモリを備えたデータ処理用半導体装置
に関するものであり、特に、制御コードを外部に読み出
せるデータ処理の半導体装置に関するものである。
【０００２】
【従来の技術】図３は従来の制御コードを保持する読み
出し専用メモリを備えたデータ処理用半導体装置の一部
を示すブロック図である。図において、301 は制御コー
ド（以下、μコードと称す）を保持する読み出し専用メ
モリ（以下、μＲＯＭと称す）、302 はμＲＯＭ301 の
読み出し位置を示すアドレス（以下、μアドレスと称
す）を保持するμアドレスレジスタ、303 はμコードの
シーケンスに基づいて、次のμアドレスを指定するため
のセレクタ、304 はμコードのシーケンスにおいて、サ
ブルーチンへの分岐から復帰する際に使用されるμスタ
ックレジスタである。305 はインクリメンタ、306 はμ
ＲＯＭから出力されるμコードを保持するμ出力レジス
タ、307 はμコードをデコードするμデコーダ、308 は
μデコーダからの出力コードにより制御される演算器
群、309 は半導体装置の外部に対して、オペランドデー
タアクセスを行う際のオペランドアドレスを保持するオ
ペランドアドレスレジスタ、310 はシステムリセット信
号である。
出し専用メモリを備えたデータ処理用半導体装置の一部
を示すブロック図である。図において、301 は制御コー
ド（以下、μコードと称す）を保持する読み出し専用メ
モリ（以下、μＲＯＭと称す）、302 はμＲＯＭ301 の
読み出し位置を示すアドレス（以下、μアドレスと称
す）を保持するμアドレスレジスタ、303 はμコードの
シーケンスに基づいて、次のμアドレスを指定するため
のセレクタ、304 はμコードのシーケンスにおいて、サ
ブルーチンへの分岐から復帰する際に使用されるμスタ
ックレジスタである。305 はインクリメンタ、306 はμ
ＲＯＭから出力されるμコードを保持するμ出力レジス
タ、307 はμコードをデコードするμデコーダ、308 は
μデコーダからの出力コードにより制御される演算器
群、309 は半導体装置の外部に対して、オペランドデー
タアクセスを行う際のオペランドアドレスを保持するオ
ペランドアドレスレジスタ、310 はシステムリセット信
号である。
【０００３】次に動作について説明する。セレクタ303
は、現在の状態に応じて、次に読み出すべきμコードの
μアドレスを選択して出力する。例えば、システムリセ
ット信号310 が有効値である場合には、システムリセッ
トシーケンスを実行するための、μコードに対するμア
ドレスが選択されて出力される。μアドレスレジスタ30
2 は、セレクタ303 から出力されたμアドレスを記憶す
る。μアドレスレジスタ302 に記憶されたμアドレス
は、μＲＯＭ301 に入力され、μアドレスで指定された
μコードがμＲＯＭ301 から出力される。μＲＯＭ301
から出力されたμコードは、μ出力レジスタ306 に記憶
される。μ出力レジスタ306 から出力されるμコード
は、μデコーダ307 でデコードされ、μデコーダ307 の
出力コードにより演算器群308 が制御される。
は、現在の状態に応じて、次に読み出すべきμコードの
μアドレスを選択して出力する。例えば、システムリセ
ット信号310 が有効値である場合には、システムリセッ
トシーケンスを実行するための、μコードに対するμア
ドレスが選択されて出力される。μアドレスレジスタ30
2 は、セレクタ303 から出力されたμアドレスを記憶す
る。μアドレスレジスタ302 に記憶されたμアドレス
は、μＲＯＭ301 に入力され、μアドレスで指定された
μコードがμＲＯＭ301 から出力される。μＲＯＭ301
から出力されたμコードは、μ出力レジスタ306 に記憶
される。μ出力レジスタ306 から出力されるμコード
は、μデコーダ307 でデコードされ、μデコーダ307 の
出力コードにより演算器群308 が制御される。
【０００４】セレクタ303 による現在の状態に応じて、
次に読み出すべきμコードのμアドレスの選択の中に
は、サブルーチンへの分岐からの復帰時に戻り先μアド
レスが選択される場合がある。この場合、μスタックレ
ジスタ304 に記憶されているμアドレスが選択される。
μスタックレジスタ304 は、サブルーチンへの分岐時に
μアドレスレジスタ302 が記憶しているμアドレスをイ
ンクリメンタ305 によりインクリメントした値を記憶す
る。したがって、μスタックレジスタ304 には、分岐を
発生したμコードの次のμコードに対するμアドレス、
すなわち、戻り先μアドレスを記憶することになる。
次に読み出すべきμコードのμアドレスの選択の中に
は、サブルーチンへの分岐からの復帰時に戻り先μアド
レスが選択される場合がある。この場合、μスタックレ
ジスタ304 に記憶されているμアドレスが選択される。
μスタックレジスタ304 は、サブルーチンへの分岐時に
μアドレスレジスタ302 が記憶しているμアドレスをイ
ンクリメンタ305 によりインクリメントした値を記憶す
る。したがって、μスタックレジスタ304 には、分岐を
発生したμコードの次のμコードに対するμアドレス、
すなわち、戻り先μアドレスを記憶することになる。
【０００５】動作中には、半導体装置の外部に対してオ
ペランドデータアクセスを行う場合がある。この場合、
オペランドデータアクセスに必要なオペランドアドレス
が演算器群308 により計算され、オペランドアドレスレ
ジスタ309 に記憶される。オペランドアドレスレジスタ
309 に記憶されたオペランドアドレスは、図示しない経
路を介して半導体装置外部に出力されて、オペランドデ
ータアクセスが行われる。
ペランドデータアクセスを行う場合がある。この場合、
オペランドデータアクセスに必要なオペランドアドレス
が演算器群308 により計算され、オペランドアドレスレ
ジスタ309 に記憶される。オペランドアドレスレジスタ
309 に記憶されたオペランドアドレスは、図示しない経
路を介して半導体装置外部に出力されて、オペランドデ
ータアクセスが行われる。
【０００６】
【発明が解決しようとする課題】従来の制御コードを保
持する読み出し専用メモリを備えたデータ処理装置は、
以上のような構成であり、μＲＯＭ301 の出力するμコ
ードを直接半導体装置外部に読み出す経路がない。した
がって、μＲＯＭの評価解析が困難であるという問題点
があった。また、通常μＲＯＭの出力するμコードはビ
ット長が長く、直接半導体外部に読み出すために半導体
装置周辺に配置されるパッドまで出力経路を設けるには
非常に大きな配線面積が必要であるという問題点もあっ
た。この発明は上記のような問題点を解決するためにな
されたもので、制御コードを外部に読み出すことができ
るようにして、容易に評価が行なえる半導体装置を得る
ことを目的とする。
持する読み出し専用メモリを備えたデータ処理装置は、
以上のような構成であり、μＲＯＭ301 の出力するμコ
ードを直接半導体装置外部に読み出す経路がない。した
がって、μＲＯＭの評価解析が困難であるという問題点
があった。また、通常μＲＯＭの出力するμコードはビ
ット長が長く、直接半導体外部に読み出すために半導体
装置周辺に配置されるパッドまで出力経路を設けるには
非常に大きな配線面積が必要であるという問題点もあっ
た。この発明は上記のような問題点を解決するためにな
されたもので、制御コードを外部に読み出すことができ
るようにして、容易に評価が行なえる半導体装置を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明における半導体
装置は、制御コードを保持する読み出し専用メモリと、
前記読み出し専用メモリの読み出し位置を指定するため
のアドレスを保持するアドレスレジスタと、前記アドレ
スレジスタの入力を選択する第１のセレクタと、前記ア
ドレスレジスタの出力をインクリメントするインクリメ
ンタと、内部データを外部に読み出す出力手段と、を備
えたデータ処理用半導体装置において、通常のデータ処
理モードと制御コード読み出しモードとを切り換えるモ
ード信号と、前記インクリメンタの桁あふれを示すオー
バーフロー信号と、前記オーバーフロー信号が入力され
前記インクリメンタの桁あふれの回数をカウントするカ
ウンタと、前記カウンタのカウント値に応じて、前記読
み出し専用メモリから出力される制御コードを分割し選
択する第２のセレクタと、制御コード読み出しモード時
に前記第２のセレクタの出力を選択して前記出力手段に
入力する第３のセレクタと、を備えたものである。ま
た、この発明における半導体装置は、前記読み出し専用
メモリから出力され、前記第２のセレクタに入力される
制御コードの経路を前記制御コード読み出しモード時に
接続し、前記通常のデータ処理モード時に遮断するスイ
ッチング素子、を備えたものである。
装置は、制御コードを保持する読み出し専用メモリと、
前記読み出し専用メモリの読み出し位置を指定するため
のアドレスを保持するアドレスレジスタと、前記アドレ
スレジスタの入力を選択する第１のセレクタと、前記ア
ドレスレジスタの出力をインクリメントするインクリメ
ンタと、内部データを外部に読み出す出力手段と、を備
えたデータ処理用半導体装置において、通常のデータ処
理モードと制御コード読み出しモードとを切り換えるモ
ード信号と、前記インクリメンタの桁あふれを示すオー
バーフロー信号と、前記オーバーフロー信号が入力され
前記インクリメンタの桁あふれの回数をカウントするカ
ウンタと、前記カウンタのカウント値に応じて、前記読
み出し専用メモリから出力される制御コードを分割し選
択する第２のセレクタと、制御コード読み出しモード時
に前記第２のセレクタの出力を選択して前記出力手段に
入力する第３のセレクタと、を備えたものである。ま
た、この発明における半導体装置は、前記読み出し専用
メモリから出力され、前記第２のセレクタに入力される
制御コードの経路を前記制御コード読み出しモード時に
接続し、前記通常のデータ処理モード時に遮断するスイ
ッチング素子、を備えたものである。
【０００８】
【作用】この発明に係わるデータ処理用半導体装置は、
モード信号により制御コード読み出しモードに指定され
た時、アドレスレジスタの内容を順次インクリメントす
るインクリメンタの桁あふれの回数をカウントするカウ
ンタの値により、制御コードを第２のセレクタで一部分
ずつ選択し、第３のセレクタから出力手段を介して外部
に出力する。また、この発明に係わるデータ処理装置
は、制御コード読み出しモード時にのみ、スイッチング
素子により第２のセレクタの経路を動作させる。
モード信号により制御コード読み出しモードに指定され
た時、アドレスレジスタの内容を順次インクリメントす
るインクリメンタの桁あふれの回数をカウントするカウ
ンタの値により、制御コードを第２のセレクタで一部分
ずつ選択し、第３のセレクタから出力手段を介して外部
に出力する。また、この発明に係わるデータ処理装置
は、制御コード読み出しモード時にのみ、スイッチング
素子により第２のセレクタの経路を動作させる。
【０００９】
実施例１．図１はこの発明の一実施例を示すブロック図
である。図において、301 から310 は図２に示した従来
例と同一または相当部分を示している。101 はインクリ
メンタ305 の桁あふれを示すオーバーフロー信号、102
はインクリメンタ305 のオーバーフローの回数をカウン
トするカウンタ、103 はカウンタ102 の値により、μ出
力レジスタ306 から出力されるμコードの一部分を選択
するセレクタ、104はセレクタ103 からの出力と演算器
群308 からの出力とを選択するセレクタ、105 は通常の
データ処理モードとμコードを半導体装置外部に読み出
すモード（制御コード読み出しモード、以下、μ読み出
しモードと称す）とを切り換えるためのモード信号であ
る。
である。図において、301 から310 は図２に示した従来
例と同一または相当部分を示している。101 はインクリ
メンタ305 の桁あふれを示すオーバーフロー信号、102
はインクリメンタ305 のオーバーフローの回数をカウン
トするカウンタ、103 はカウンタ102 の値により、μ出
力レジスタ306 から出力されるμコードの一部分を選択
するセレクタ、104はセレクタ103 からの出力と演算器
群308 からの出力とを選択するセレクタ、105 は通常の
データ処理モードとμコードを半導体装置外部に読み出
すモード（制御コード読み出しモード、以下、μ読み出
しモードと称す）とを切り換えるためのモード信号であ
る。
【００１０】次に動作について説明する。説明の便宜
上、μＲＯＭ301 が出力するμコードのビット長は128
ビット、μアドレスは12ビット、カウンタ102 は３ビッ
トカウンタ、オペランドアドレスレジスタ309 は16ビッ
トとし、システムリセットシーケンスを実行するための
μコードに対するμアドレスを０番地とする。モード信
号105 が無効値である時、通常のデータ処理モードとな
り、セレクタ303 およびμスタックレジスタ304 は従来
におけるものと同様の動作を行い、また、セレクタ104
は常に演算器群308 からの出力を選択する。
上、μＲＯＭ301 が出力するμコードのビット長は128
ビット、μアドレスは12ビット、カウンタ102 は３ビッ
トカウンタ、オペランドアドレスレジスタ309 は16ビッ
トとし、システムリセットシーケンスを実行するための
μコードに対するμアドレスを０番地とする。モード信
号105 が無効値である時、通常のデータ処理モードとな
り、セレクタ303 およびμスタックレジスタ304 は従来
におけるものと同様の動作を行い、また、セレクタ104
は常に演算器群308 からの出力を選択する。
【００１１】モード信号が有効値である時、μ読み出し
モードとなり、セレクタ303 は、常にμスタックレジス
タ304 の出力を選択し、μスタックレジスタ304 は、常
にインクリメンタ305 の出力を取り込み記憶する。した
がって、セレクタ303 、μアドレスレジスタ302 、イン
クリメンタ305 、μスタックレジスタ304 がループ状に
接続されてカウンタ回路を形成する。ただし、システム
リセット信号310 が有効値となった場合には、セレクタ
303 はシステムリセットシーケンスを実行するためのμ
コードに対するμアドレス０番地が選択され、μアドレ
スレジスタの値は０に初期化される。
モードとなり、セレクタ303 は、常にμスタックレジス
タ304 の出力を選択し、μスタックレジスタ304 は、常
にインクリメンタ305 の出力を取り込み記憶する。した
がって、セレクタ303 、μアドレスレジスタ302 、イン
クリメンタ305 、μスタックレジスタ304 がループ状に
接続されてカウンタ回路を形成する。ただし、システム
リセット信号310 が有効値となった場合には、セレクタ
303 はシステムリセットシーケンスを実行するためのμ
コードに対するμアドレス０番地が選択され、μアドレ
スレジスタの値は０に初期化される。
【００１２】インクリメンタ305 がμアドレスレジスタ
302 の出力するμアドレスをインクリメントする際、μ
アドレスがｈ’ＦＦＦであれば、桁あふれを起こし、オ
ーバーフロー信号101 が有効値となり、μスタックレジ
スタの内容は０にもどる。カウンタ102 は、システムリ
セット信号310 が有効値となると初期化されて０にな
り、システムリセット信号310 が無効値であればオーバ
ーフロー信号101 が有効値となった回数をカウントす
る。
302 の出力するμアドレスをインクリメントする際、μ
アドレスがｈ’ＦＦＦであれば、桁あふれを起こし、オ
ーバーフロー信号101 が有効値となり、μスタックレジ
スタの内容は０にもどる。カウンタ102 は、システムリ
セット信号310 が有効値となると初期化されて０にな
り、システムリセット信号310 が無効値であればオーバ
ーフロー信号101 が有効値となった回数をカウントす
る。
【００１３】セレクタ103 は、カウンタ102 の値が０の
時は、μ出力レジスタ306 の出力するμコードの０ビッ
ト目から15ビット目までの16ビットを、１の時はμコー
ドの16ビット目から31ビット目までの16ビットを、２の
時はμコードの32ビット目から47ビット目までの16ビッ
トを、３の時はμコードの48ビット目から63ビット目ま
での16ビットを、４の時はμコードの64ビット目から79
ビット目までの16ビットを、５の時はμコードの80ビッ
ト目から95ビット目までの16ビットを、６の時はμコー
ドの96ビット目から111 ビット目までの16ビットを、７
の時はμコードの112 ビット目から127 ビット目までの
16ビットを、それぞれ選択して出力する。
時は、μ出力レジスタ306 の出力するμコードの０ビッ
ト目から15ビット目までの16ビットを、１の時はμコー
ドの16ビット目から31ビット目までの16ビットを、２の
時はμコードの32ビット目から47ビット目までの16ビッ
トを、３の時はμコードの48ビット目から63ビット目ま
での16ビットを、４の時はμコードの64ビット目から79
ビット目までの16ビットを、５の時はμコードの80ビッ
ト目から95ビット目までの16ビットを、６の時はμコー
ドの96ビット目から111 ビット目までの16ビットを、７
の時はμコードの112 ビット目から127 ビット目までの
16ビットを、それぞれ選択して出力する。
【００１４】モード信号105 が有効値であれば、セレク
タ104 は、常にセレクタ103 の出力を選択して出力し、
また、オペランドアドレスレジスタ309 は、常にセレク
タ104 の出力を記憶するとともに、オペランドアドレス
レジスタ309 の出力は図示しない経路を介して、常に半
導体装置外部に出力される。
タ104 は、常にセレクタ103 の出力を選択して出力し、
また、オペランドアドレスレジスタ309 は、常にセレク
タ104 の出力を記憶するとともに、オペランドアドレス
レジスタ309 の出力は図示しない経路を介して、常に半
導体装置外部に出力される。
【００１５】したがって、モード信号105 が有効値であ
る間、μ読み出しモードとなり、システムリセット信号
310 を有効値にして初期化した後、システムリセット信
号を無効値とすると、その後、まず、μアドレス０番地
からｈ’ＦＦＦ番地まで順にμコードの０ビット目から
15ビット目までの16ビットが半導体装置外部に読み出さ
れ、続いて、μアドレス０番地からｈ’ＦＦＦ番地まで
順にμコードの16ビット目から31ビット目までの16ビッ
トが、μアドレス０番地からｈ’ＦＦＦ番地まで順に32
ビット目から47ビット目までの16ビットが、μアドレス
０番地からｈ’ＦＦＦ番地まで順に48ビット目から63ビ
ット目までの16ビットが、μアドレス０番地からｈ’Ｆ
ＦＦ番地まで順に64ビット目から79ビット目までの16ビ
ットが、μアドレス０番地からｈ’ＦＦＦ番地まで順に
80ビット目から95ビット目までの16ビットが、μアドレ
ス０番地からｈ’ＦＦＦ番地まで順に96ビット目から11
1ビット目までの16ビットが、μアドレス０番地から
ｈ’ＦＦＦ番地まで順に112ビット目から127 ビット目
までの16ビットが、それぞれ順に半導体装置外部に読み
出される。
る間、μ読み出しモードとなり、システムリセット信号
310 を有効値にして初期化した後、システムリセット信
号を無効値とすると、その後、まず、μアドレス０番地
からｈ’ＦＦＦ番地まで順にμコードの０ビット目から
15ビット目までの16ビットが半導体装置外部に読み出さ
れ、続いて、μアドレス０番地からｈ’ＦＦＦ番地まで
順にμコードの16ビット目から31ビット目までの16ビッ
トが、μアドレス０番地からｈ’ＦＦＦ番地まで順に32
ビット目から47ビット目までの16ビットが、μアドレス
０番地からｈ’ＦＦＦ番地まで順に48ビット目から63ビ
ット目までの16ビットが、μアドレス０番地からｈ’Ｆ
ＦＦ番地まで順に64ビット目から79ビット目までの16ビ
ットが、μアドレス０番地からｈ’ＦＦＦ番地まで順に
80ビット目から95ビット目までの16ビットが、μアドレ
ス０番地からｈ’ＦＦＦ番地まで順に96ビット目から11
1ビット目までの16ビットが、μアドレス０番地から
ｈ’ＦＦＦ番地まで順に112ビット目から127 ビット目
までの16ビットが、それぞれ順に半導体装置外部に読み
出される。
【００１６】以上、実施例１によれば、比較的少量の論
理回路の追加により、μコードを半導体装置外部に直接
読み出すことができ、μＲＯＭの評価解析が容易になる
効果がある。また、ビット長の長いμコードを分割して
半導体装置外部に読み出すようにしたため、レイアウト
上でセレクタ103 をμ出力レジスタ306 の近くに配置す
れば、μコード読み出しのための配線領域は小さな面積
で可能であるという効果もある。
理回路の追加により、μコードを半導体装置外部に直接
読み出すことができ、μＲＯＭの評価解析が容易になる
効果がある。また、ビット長の長いμコードを分割して
半導体装置外部に読み出すようにしたため、レイアウト
上でセレクタ103 をμ出力レジスタ306 の近くに配置す
れば、μコード読み出しのための配線領域は小さな面積
で可能であるという効果もある。
【００１７】実施例２．図２はこの発明の他の実施例を
示すブロック図である。図において、301 から310 は図
２に示したものと同一または相当部分を示している。10
1 から105 は図１に示したものと同一または相当部分を
示している。201 はμ出力レジスタ306からセレクタ103
に入力される制御コードの経路に接続されるスイッチ
ング素子である。
示すブロック図である。図において、301 から310 は図
２に示したものと同一または相当部分を示している。10
1 から105 は図１に示したものと同一または相当部分を
示している。201 はμ出力レジスタ306からセレクタ103
に入力される制御コードの経路に接続されるスイッチ
ング素子である。
【００１８】次に動作について説明する。モード信号10
5 が無効値の時（通常のデータ処理モード）には、スイ
ッチング素子201 は、μ出力レジスタ306 からセレクタ
103に入力される制御コードの経路を遮断し、モード信
号105 が有効値の時（μ読み出しモード）には、スイッ
チング素子201 は、μ出力レジスタ306 からセレクタ10
3 に入力される制御コードの経路を接続する。
5 が無効値の時（通常のデータ処理モード）には、スイ
ッチング素子201 は、μ出力レジスタ306 からセレクタ
103に入力される制御コードの経路を遮断し、モード信
号105 が有効値の時（μ読み出しモード）には、スイッ
チング素子201 は、μ出力レジスタ306 からセレクタ10
3 に入力される制御コードの経路を接続する。
【００１９】以上、実施例２によれば、μ読み出しモー
ド時にのみにμ出力レジスタ306 からセレクタ103 に入
力される制御コードの経路を接続するようにしたため、
通常のデータ処理モード時にはセレクタ103 を駆動する
必要がなく、余分な電力の消費が抑制され、また、μデ
コーダ307 への制御コードの伝搬速度を損なうことがな
いという効果がある。
ド時にのみにμ出力レジスタ306 からセレクタ103 に入
力される制御コードの経路を接続するようにしたため、
通常のデータ処理モード時にはセレクタ103 を駆動する
必要がなく、余分な電力の消費が抑制され、また、μデ
コーダ307 への制御コードの伝搬速度を損なうことがな
いという効果がある。
【００２０】実施例３．上記実施例１においては、シス
テムリセット信号310 が有効値になった時、μアドレス
レジスタ302 およびカウンタ102 の内容が０になるとし
たが、本発明はこれらの値を限定するものではない。ま
た、本発明はセレクタ103 によるμコードの分割及び選
択の仕方も限定するものではない。また、上記実施例１
においては、μコードをオペランドアドレスレジスタ30
9 から半導体装置外部に出力したが、本発明においては
半導体装置外部に出力する手段を限定するものではな
い。
テムリセット信号310 が有効値になった時、μアドレス
レジスタ302 およびカウンタ102 の内容が０になるとし
たが、本発明はこれらの値を限定するものではない。ま
た、本発明はセレクタ103 によるμコードの分割及び選
択の仕方も限定するものではない。また、上記実施例１
においては、μコードをオペランドアドレスレジスタ30
9 から半導体装置外部に出力したが、本発明においては
半導体装置外部に出力する手段を限定するものではな
い。
【００２１】上記、実施例２においては、μ出力レジス
タ306 からセレクタ103 に入力される制御コードの経路
にスイッチング素子201 を接続したが、スイッチング素
子201 を接続するかわりに、モード信号105 が無効値で
ある時（通常のデータ処理モード）にはセレクタ103
は、μレジスタ306 からセレクタ104 へ入力される経路
を遮断するようにしても、実施例２と同様の効果が得ら
れる。
タ306 からセレクタ103 に入力される制御コードの経路
にスイッチング素子201 を接続したが、スイッチング素
子201 を接続するかわりに、モード信号105 が無効値で
ある時（通常のデータ処理モード）にはセレクタ103
は、μレジスタ306 からセレクタ104 へ入力される経路
を遮断するようにしても、実施例２と同様の効果が得ら
れる。
【００２２】
【発明の効果】以上のように本発明によれば、比較的少
量の論理回路および配線領域の追加により、制御コード
を直接半導体装置外部に読み出すことができ、評価解析
が容易になる効果がある。
量の論理回路および配線領域の追加により、制御コード
を直接半導体装置外部に読み出すことができ、評価解析
が容易になる効果がある。
【図１】この発明の一実施例によるデータ処理用の半導
体装置の一部を示すブロック図である。
体装置の一部を示すブロック図である。
【図２】この発明の他の実施例によるデータ処理用の半
導体装置の一部を示すブロック図である。
導体装置の一部を示すブロック図である。
【図３】従来のデータ処理用半導体装置の一部を示すブ
ロック図である。
ロック図である。
301 μＲＯＭ（読み出し専用メモリ） 302 μアドレスレジスタ（アドレスレジスタ） 303 第１のセレクタ 305 インクリメンタ 309 オペランドアドレスレジスタ（出力手段） 105 モード信号 101 モード信号 102 カウンタ 103 第２のセレクタ 104 第３のセレクタ 201 スイッチング素子
Claims (2)
- 【請求項１】 制御コードを保持する読み出し専用メモ
リと、 前記読み出し専用メモリの読み出し位置を指定するため
のアドレスを保持するアドレスレジスタと、 前記アドレスレジスタの入力を選択する第１のセレクタ
と、 前記アドレスレジスタの出力をインクリメントするイン
クリメンタと、 内部データを外部に読み出す出力手段と、 を備えたデータ処理用半導体装置において、 通常のデータ処理モードと制御コード読み出しモードと
を切り換えるモード信号と、 前記インクリメンタの桁あふれを示すオーバーフロー信
号と、 前記オーバーフロー信号が入力され前記インクリメンタ
の桁あふれの回数をカウントするカウンタと、 前記カウンタのカウント値に応じて、前記読み出し専用
メモリから出力される制御コードを分割し選択する第２
のセレクタと、 制御コード読み出しモード時に前記第２のセレクタの出
力を選択して前記出力手段に入力する第３のセレクタ
と、 を備えたことを特徴とする半導体装置。 - 【請求項２】 前記読み出し専用メモリから出力され、
前記第２のセレクタに入力される制御コードの経路を前
記制御コード読み出しモード時に接続し、前記通常のデ
ータ処理モード時に遮断するスイッチング素子、 を備えたことを特徴とする請求項１に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160944A JPH0721017A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
| US08/267,341 US5600809A (en) | 1993-06-30 | 1994-06-29 | Apparatus for sequentially reading microcode words wider than an external bus width to the outside in segments as wide as the external bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160944A JPH0721017A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721017A true JPH0721017A (ja) | 1995-01-24 |
Family
ID=15725599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160944A Pending JPH0721017A (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5600809A (ja) |
| JP (1) | JPH0721017A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636913B1 (en) | 2000-04-18 | 2003-10-21 | International Business Machines Corporation | Data length control of access to a data bus |
| NZ526648A (ja) * | 2003-06-24 | 2006-03-31 | Delta S Technologies Ltd | |
| WO2006135650A1 (en) * | 2005-06-09 | 2006-12-21 | Mallinckrodt Inc. | Method for separation and purification of naltrexone by preparative chromatography |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832423A (ja) * | 1981-08-21 | 1983-02-25 | Hitachi Ltd | 半導体装置 |
-
1993
- 1993-06-30 JP JP5160944A patent/JPH0721017A/ja active Pending
-
1994
- 1994-06-29 US US08/267,341 patent/US5600809A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5600809A (en) | 1997-02-04 |
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