KR920005331B1

KR920005331B1 - 마이크로프로세서 칩과 온-칩 선택장치 및 방법

Info

Publication number: KR920005331B1
Application number: KR1019880003343A
Authority: KR
Inventors: 엠. 헤슬린 피터
Original assignee: 허니웰 뷸 인코오포레이티드; 루이스 피.엘빈저
Priority date: 1987-03-26
Filing date: 1988-03-26
Publication date: 1992-07-02
Also published as: AU595692B2; EP0284060A3; CA1298412C; EP0284060B1; AU1330588A; US4799147A; YU61888A; KR880011670A; EP0284060A2

Abstract

내용 없음.

Description

마이크로프로세서 칩과 온-칩 선택장치 및 방법

제1도는 본 발명에 따른 칩의 레이아웃을 예시한 블록도.

제2도는 제1도의 칩 구성에 대한 상세도.

제3도는 본 발명의 온-칩 선택장치 구성에 대한 상세도.

제4a 내지 4b도는 제2도에 도시된 본 발명의 장치의 다른 부분에 대한 상세도.

제5도는 본 발명과 관련하여 사용된 마이크로 명령어의 포맷을 도시한 도면.

* 도면의 주요부분에 대한 설명

10 : 마이크로프로세서 칩 10-2 : 프리페치 영역

10-4 : 일반 CIP 및 SIP 인디케이터 영역 10-6 : 레지스터 파일 영역

10-8 : SIP 영역 10-10 : CIP 영역

10-12 : 2진 ALU 및 시프터 영역 10-14 : 카운터 영역

10-20 : ROS 제어영역 10-22 : 메이저 브랜치 영역

10-30 : 테스트 브랜치 영역

본 발명은 집적회로 칩 장치에 관한 것으로, 구체적으로 말하자면 집적회로 칩상에 위치한 복수의 소스로부터 신호를 선택하는 것에 관한다.

잘 알려진 바와 같이, 오늘날의 집적회로 칩은 보다 많은 처리 능력을 부여하도록 설계되므로 점점 더 복잡해지고 있다. 마이크로프로세서 칩의 경우에, 특별히 복잡한 영역은 브랜치 제어 또는 어드레스 발생회로이다. 이 회로는 마이크로프로세서에 의해 실행될 다음 명령을 특정하는 어드레스를 선택하는데 필요하다. 융통성을 부여하기 위해서, 이러한 선택은 현재 처리중인 동작 사이클내에서 발생하는 조건의 발생에 근거하고 있다. 그 조건은 마이크로프로세서 칩의 다른 색션 또는 부분으로부터 수신된 신호에 대응한다.

종래에는, 이러한 다음 어드레스 발생 또는 브랜칭 회로는 매트릭스들 또는 멀티플렉서 회로들의 조합을 사용하여 구성되어 왔다. 이러한 구성의 한 예는 미합중국 특허 제3,955,180호에 기재되어 있다. 이 방법은 이산 소자들로 구성된 마이크로프로그램 내장형 프로세서를 구성하는데 유용하지만, 검사를 필요로 하는 신호의 소스가 작은 영역내에 집중되지 않는 한 칩 면적을 낭비할 수 있다.

따라서, 검사를 필요로 하는 다수의 신호 소스가 칩의 전체 영역에 걸쳐 널리 분포되는 복잡한 칩에서는 이러한 신호 선택을 하기 위해 정상적으로 큰 영역이 할당되어야 한다는 것을 알 수 있었다. 칩 공간 요건을 칩이 수개의 처리 소자들을 포함하는 경우에 보다 증대된다. 이러한 구성의 한예는 1985년 4월 11일자로 출원된 Thomas F. Joyce 등의 계류중인 미합중국 출원 제722, 237호(명칭 : 단일 반도체 칩상의 멀티프로세서)에 기재되어 있다.

따라서, 본 발명의 제1목적은 다수의 널리 분포된 소스에 의해 발생된 신호의 온-칩 선택(on-chip selection)을 가능케하는 방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 마이크로프로세서의 저하없이 온-칩 신호 선택을 가능케 하는 방법 및 장치를 제공하는 것이다.

상기 목적은 본 발명의 방법 및 장치에 의해 달성된다.

본 발명은 마이크로프로세서 집적회로 칩의 전 영역에 걸쳐 분포된 다수의 소스로부터 수신된 신호의 온-칩 선택을 제공한다. 양호한 실시예에 있어서, 칩의 영역은 복수의 기능 영역으로 분할된다. 디코더 회로는 그 영역내의 신호 소스에 가능한 가까운 적어도 하나의 기능 영역에 전략적으로 위치한다. 복수의 액세스 라인은 소스 신호를 최종 선택을 위해 칩의 소정 부분으로 전송하기 위한 각 영역내에 소스 신호를 집중시키는 기능으로서 칩 기능 역역전체를 통해 분포된다.

본 발명의 장치는 또한 복수의 연결 스위치(linking switch)를 구비하는데, 각 스위치는 기능 영역의 소스를 액세스 버스로 연결하기 위한 것이다. 통과 트랜지스터(pass transistor)로 구성된 연결 스위치는 소스신호를 액세스 버스라인에 인가하도록 관련 디코더 호로로부터의 신호에 의해 작동된다.

각 디코드회로는 제어신호 세트를 모든 디코더회로에 분배하는 제어회로에 공통 접속된다. 양호한 실시예에 있어서, 제어신호 세트는 칩의 마이크로 명령의 테스트 제어란의 소정부분에 대응한다. 레이아웃 및 성능 효율을 촉진시키기 위해 제어버스는 액세스 버스에 인접하여 배치된다.

칩의 뒷 부분의 후면에서 액세스 버스라인은 선택기 회로로 종단된다. 선택기 회로는 관련 선택기 디코더 회로로부터의 신호에 응답하여, 마이크로프로세서에 의해 실행될 다음 마이크로명령을 선택함에 있어서 칩의 어드레스 발생회로에 의한 사용을 위해 테스트 제어란에 의해 특정된 소스중 하나로부터 최종 출력신호를 선택한다. 양호한 실시예에 있어서, 선택기 디코더회로는 현재 마이크로프로세서에 의해 수행중인 동작형태를 한정하는 인디케이트 기억회로(indicator stroage circuit)로부터의 신호외에 테스트 제어란으로부터의 다른 신호를 수신하도록 연결된다. 이것은 국부 조건을 서비스하고 어떤 테스트 경합을 해결하기 위하여 행해진다.

양호한 실시예에 있어서, 마이크로프로세서 칩은 2진, 10진 및 부동점 동작을 실행하기 위한 별도의 프로세서들을 구비한다. 이 프로세서들에 의해 수행된 동작의 형태는 상기 Thomas F. Joyce등의 관련 미합중국 출원(명칭 : 단일 반도체 칩상의 마이크로프로세서)에 기재되어 있다. 동작시, 제어버스에 의해 인가된 제어신호에 응답하여 그 영역과 관련된 디코더는 선택기 회로에 의한 최종 선택을 위해 액세스 버스라인들의 다른 소정의 것에 대응하는 소스로부터 신호를 인가하도록 각각의 연결 스위치를 작동시킨다.

양호한 실시예에 있어서, 수행중인 동작의 형태와 테스트 제어란으로부터의 신호의 상태의 함수로서, 선택기 디코드는 마이크로프로세서 다음 어드레스 발생회로에 의해 테스트될 최종 소스신호를 제공하게 될 버스 액세스 라인을 선택하도록 선택기 회로를 조절하는 출력신호를 발생한다. 아울러, 선택기 회로는 또한 액세스 버스에의 접속을 필요로 하지 않는 국부 소스로부터의 신호선택을 가능케 하는 입력수단을 구비한다. 따라서, 본 발명의 구성은 또한 원격 위치한 소스뿐만 아니라 국부화된 소스로부터의 신호선택을 가능케 한다.

본 발명의 구성은 칩 전체를 통해 널리 분포된 다수의 소스로부터의 소스신호 선택을 행하는데 필요한 칩 영역을 상당히 감소시켜 준다. 액세스 버스의 각 라인은 다수의 소스신호로 할당될 수 있기 때문에, 이것은 부가적인 융통성을 부여해 준다. 양호한 실시예에 있어서 각 라인은 접속될 수 있는 소스신호의 수는 2ⁿ에 해당하는데, 여기서 n은 디코더회로에 의해 해독된 테스트란의 비트수이다. 용장형 디코더회로(redundant decoder circuit)의 사용은 디코더 출력라인을 형성하는데 필요한 상호접속부의 수를 최소화 시킨다. 이와 같이 전략적으로 위치한 디코더회로의 사용은 단일 디코더의 출력라인을 분배해야 하는 것과는 대조적으로 칩 영역의 크기를 최소화시키는 것을 알게 되었다.

본 발명의 구성은 2ⁿ배의 버스 액세스 라인 수에 대응하는 다수의 가능한 소스신호 선택을 가능케 한다. 각 라인의 모든 가능한 할당이 필요하지는 않지만, 그 구성은 소스신호 경합을 취급하는데 있어 융통성을 배가시켜 준다. 그 액세스 버스에 포함된 라인의 수는 주어진 마이크로프로세서 동작 사이클내에서 발생할 수 있는 최대 신호수에 대응한다.

본 발명이 구성 및 동작 방법면에서의 신규의 특징과 그것의 목적 및 장점은 첨부도면을 참조로한 다음의 설명으로부터 보다 잘 이해할 수 있을 것이다. 그러나, 각 도면은 예시목적으로만 도시된 것으로서 이것으로 본 발명을 제한하고자 하는 것이 아님을 이해하여야 할 것이다.

제1도는 본 발명의 원리를 이용한 집적회로 마이크로프로세서 칩(10)의 기능 레이아웃을 예시한 것이다. 칩(10)은 그것내에 마이크로프로세서(10)를 포함한 다른 기능 소자들을 내장한 복수의 한정된 기능 영역 또는 섹션을 포함한다. 도시한 바와 같이, 주요 기능 영역 또는 섹션은 프리페치 영역(prefetch area)(10-2), 일반 CIP 및 SIP 인디케이터 영역(10-4), 레지스터 파일영역(10-6), SIP 영역(10-14), SIP 영역(10-8), CIP 영역(10-10), 2진 ALU 및 시프터영역(10-12) 및 카운터 영역(10-14)을 포함한다. 칩(10)의 다른 영역은 데이타 선택영역(10-7), (10-13)외에 ROS 제어영역(10-20), 메이저 브랜치 영역(major branch area)(10-22), Bp 포트 영역(10-24)을 포함한다.

프리페치 영역(10-2)은 캐쉬 또는 메인 메모리로부터 명령을 프리페치하기 위한 명령 프리페치 유니트를 포함한다. SIP 영역(10-8)은 부동점 지수 동작과 관련한 과학용 연산을 수행하기 위한 과학용 명령 프로세서(SIP)를 포함하며, CIP 영역(10-10)은 10진 오페란드를 포함하는 상업용 연산을 수행하기 위한 상업용 명령 프로세서(CIP)를 포함하며, 2진 및 시프터 영역(10-12)은 2진 및 16진 오페란드를 처리하기 위한 2진 처리 유니트 및 시프터 유니트를 포함한다. 인디케이터 영역(10-4)은 2진, CIP 및 SIP 프로세서에 의해 사용된 인디케이터를 포함한다.

레지스터 파일 영역(10-6)은 파일 어드레싱 회로, 오페란드를 기억하기 위한 복수의 레지스터 파일, 지수 및 작업 레지스터 정보를 포함한다. 카운터 영역(10-14)은 프로그램 카운터 및 다른 프로세서에 의해 사용된 5개의 다른 카운터를 포함한다.

메이저 브랜치 영역(10-22)은 명령을 해독하기 위한 브랜치 유니트를 포함한다. ROS 제어영역(10-20)은 칩에서 떨어져 위치한 판독 전용 기억부(ROS)로부터 읽혀져 나온 각 마이크로명령어의 비트들을 기억하기 위한 다양한 레지스터 플립플롭 및 ROS로부터 읽혀져 나와 실행을 위해 칩(10)에 전송될 다음 마이크로명령어를 특정하는 ROS 어드레스를 발생하기 위한 다음 어드레스 논리회로를 포함한다. 영역(10-20)은 마이크로프로세서 칩(10)에 의해 수행중인 동작의 형태를 한정하는 정보를 기억하는 한쌍의 모든 플립-플롭 CF6 및 CF7으로부터 신호를 수신한다. CF6 및 CF7 플립플롭을 인디케이터 영역(10-4)에 상중하는 CF(0-7) 레지스터의 부분이다. CF6 및 CF7 플립플롭은 테스트 브랜치 영역(10-30)뿐만 아니라, 테스팅과 관련되지 않은 목적을 위해서 ROS 제어영역(10-20)에 의해 사용된다.

이 이외에도, 양호한 실시예의 칩(10)은 테스트 브랜치 영역(10-30)을 포함한다. 도시한 바와 같이, 이 영역의 전면은 기능 영역(10-6) 내지 (10-14)를 따라 수직으로 작용하며 칩(10)의 중간근처 및 후면에 위치한 지점에서 수평방향으로 외부로 연장되는 두개의 레그(leg)를 갖는다. 제1 레그는 기능 영역(10-2) 및 (10-4)에 인접해 위치하는 반면 제2 레그는 도시한 바와 같이 기능 영역(10-20) 및 (10-22) 근처에 놓인다. 테스트 브랜치 영역은 소스에 의해 제공되는 신호의 집중도의 함수로서 기능 영역내에 포함된 신호소스에 가깝게 위치한다. 테스트 브랜치 영역(10-30)의 후면 부분은 영역(10-30)내에 포함된 본 발명의 선택회로에 의해 제공된 최종 출력 신호를 수신하는 ROS 제어영역(10-20)에 가깝게 위치한다.

제2도는 칩(10)의 어떤 부분의 구성을 상세히 도시한 것이다. 여러 기능 영역은 제1도에 사용한 것과 동일한 번호로 표시된다. 테스트 브랜영역(10-30)내에 포함된 여러 소자들은 또한 제2도에 개략적으로 도시된다. 이 소자들은 제3도에서 개략적으로 예시된다.

제2도 및 3도에 보는 바와 같이, 테스트 브랜치 영역(10-30)은 17라인의 액세스 버스(10-300), 제어버스(10-301), 백 앤드 선택기 회로(back end selector circuit) (10-302), 백 앤드 선택기 디코더회로(10-304), 복수의 디코더회로(10-306a) 내지 (10-306e) 및 복수의 연결 스위치(10-308) 내지 (10-308f)를 포함한다. 디코더회로(10-306)의 다른 것은 전략적으로 제3도에 도시한 바와 같은 다른 기능 영역에 인접하여 위치한다. 이 스위치들은 기능 영역내의 신호소스를 액세스 버스(10-300)에 연결 또는 접속하는데 사용된다. 각 디코더회로(10-306a) 내지 (10-306e)는 도시한 바의 다른 지점에서 제어버스(10-301)에 공통접속된다. ROS 데이타 레지스터 비트(6-8)에 대응하는 신호는 제11도에 도시한 바와 같은 칩(10)주변부를 따라 분포된 ROS 데이타 레지스터의 플립플롭 레지스터단으로부터 제어버스(10-301)에 인가한다.

백 앤드 선택기(10-302)는 도시한 바의 액세스 버스(10-300)를 종단시키고 선택기 디코더(10-304)의 출력을 입력으로 수신하도록 연결된다. 아울러, 선택기(10-302)는 메이저 브랜치 영역(10-22)내에 포함된 국부 신호 소스에 연결한 추가 입력을 갖는다. 선택기 디코더(10-304)는 기능(10-20)으로부터 ROS 데이타 레지스터 비트(3-8)에 대응하는 신호 및 인디케이터 영역(10-4)으로부터 모드 제어 플립플롭 CF6 및 CF7의 그것과 동일한 신호를 입력으로 수신하도록 연결된다.

제2도 및 3도에서 보는 바와 같이, 본 발명의 온-칩 선택기 네트워크를 포함하는 소자들의 구성은 칩 레이아웃을 간소화시키는 한편 마이크로프로세서 성능에 영향을 주지 않도록 구성된다. 구체적으로, 제2도를 참조하면, 액세스 버스(10-300) 및 제어버스(10-301)의 라인들은 금속선으로 구성된다. 연결 스위치(10-308) 및 액세스 버스(10-300)간의 라인 접속은 추가 칩층에 대한 필요성을 없애는 한편 필요한 전송속도를 제공하도록 폴리실리사이드 물질(polysilicide material)로 구성된다. 반도체 칩(10)의 3차원적 패턴 또는 위상학적 구조를 나타내는 관련 영상의 특정 시리즈는 본 발명의 일부를 이루지 않으나 1984년 제정된 반도체 칩 보호령에 의해 마스크 워크(mask work)로서 보호된다.

제2도 및 3도의 소자들중 다른것들은 제4a도 내지 4d도에 도시된다. 구체적으로, 제4a도는 복수의 증강형 FET 장치 또는 통과 트랜지스터(10-3082) 내지 (10-3088)를 포함하는 연결스위치(10-308e))의 대표적인 부분을 도시한 것이다. 각 FET는 프리페치 유니트내의 다른 소스를 액세스 버스라인 TBR0 내지 TBR16중 하나에 연결한다. 도시한 바와 같이 하나 이상의 소스(즉, FR0 내지 FR12)는 동일 액세스 버스라인(즉, TBRO)에 연결될 수 있다. 단일 라인에 접속할 수 있는 소스의 최대수는 디코더 출력의 수 즉 2ⁿ의 함수인데, 여기서 n은 제어버스 입력의 수이다.

각 통과 트랜지스터의 제어 단자는 그것의 관련 디코더의 출력단자중 하나(즉, 10-306e)에 접속한다.

제4b도는 디코더(10-306)의 대표적인 부분을 예시한 것이다. 도시한 바와 같이, 디코더(10-306)는 중강형, 원시형 및 공핍형 모드의 FET를 사용한 프로그램 가능한 논리 어레이(PLA)도 구성된다. RDR 비트(6-8)에 대응하는 신호는 8개의 출력 라인 SEL0 내지 SEL7중 어느 하나상에 출력을 발생하도록 해독된다.

제4c도는 선택기 디코더(10-304)의 구성을 예시한 것이다. 모드 제어 플립플롭 및 RDR 레지스터 단 CF6 내지 RDR8으로부터의 입력신호는 대응하는 수의 입력버퍼 회로에 인가된다. 이 회로들은 매트릭스 배열로 이루어진 어떤 증강모드의 FET의 제어단자에 인가되는 상보형 출력쌍들을 발생한다. 디코더(10-304)는 제4d도에서 보는 바와 같이, 선택기(10-302)를 가동시키기 위해 8개의 입력신호를 23개의 특수 출력으로 해독한다.

제4d도에서 보는 바와 같이, 선택기(10-302)는 복수의 증강모드에 FET를 포함하는데 각 FET의제어단자는 선택기 디코더(10-304)의 출력중 다른것에 접속되고 드레인 단자는 액세스 버스라인(10-300)의 다른것 또는 메이저 브랜치 영역(10-22)내의 국부소스중 하나에 접속된다. 그리고 각 FET의 소스단자는 공핍형 FET를 통해 전압소스 VCC에 접속한 버퍼회로의 입력에 공통 접속된다. 버퍼회로는 최종 신호소스의 선택에 대응하는 출력라인 TB상에 출력신호를 공급하도록 접속된다. 라인 TB는 마이크로프로세서의 다음 어드레스 논리회로에 입력으로 접속한다. 제4a 내지 제4d도에 기재한 수치값은 칩(10)의 소정의 성능 요건을 충족하도록 다른 FET들을 구성하기 위해 선택된 비율을 나타낸다.

본 발명의 목적을 위해서, 제4a 내지 4d도에 도시된 회로는 표준 집적회로 소자로도 구성될 수 있다.

동작설명

이하 온-칩 테스트 선택기 네트워크의 동작에 관하여 제2도 및 3도에 제5도의 마이크로명령어를 참조로 설명한다. 앞서 언급한 바와 같이, 본 발명의 온-칩 선택기는 테스팅을 위해 다수의 가능한 조건들중의 단일 조건을 선택하도록 설계된다. 양호한 실시예에 있어서, 검사가 필요한 다수의 널리 분포된 소스로부터 대략 103개의 다른 조건이 제공된다. 이러한 조건들의 해석으로부터, 최대 17개의 조건이 현재의 동작 사이 클내에서 검사되는 것이 필요하다고 결정되었다. 따라서, 테스트 조건은 다음 테이블로 나타낸 바와 같은 액세스 버스(10-300)의 다른 라인에 할당되었다.

테스트 조건 할당 테이블

상기 약어는 다음의 기능 유니트를 나타내는데 사용된다.

프리페치 유니트 =PFU

Gen 인디케이터 = GIND

CT 카운터 = CTCTRS

모드파일 = MF

2진 ALU = BALU

DP 카운터 = DPCTRS

시프터 = SHFT

상업용 명령 프로그램 = CIP

과학용 명령 프로그램 = SIP

제어플롭 = CF

* 신호의 부정을 나타낸다.

본 발명에 의하면, 액세스 버스(10-300)의 각 라인은 모두 제어 플립플롭 CF6 및 CF7과 RDR 비트 3-6의 상태의 함수로서 선택되도록 구성된다. 이 라인들의 선택은 다음 테이블에 도시한 바와 같이 완료된다.

테스트 선택코드 테이블

각 동작 사이클동안, 오프-칩 ROS는 제5도에 도시된 테스트 선택란을 포함한 67비트의 마이크로명령어를 읽어낸다. 이 마이크로명령어는 칩(10)내의 RDR 레지스터 단으로 전송된다. RDR 비트 6-8은 제어버스(10-30)의 라인들에 인가된다.

RDR 비트 6-8의 상태에 응답하여, 각 디코더(10-306a) 내지 (10-306e)는 그것의 출력단자들중 동일한 것으로 하여금 2진 1상태로 되게 하도록 동일하게 인에이블된다. 이어서 이것은 각 연결스위치(10-308a) 내지 (10-308f)내의 디코더 출력단자에 접속된 각 FET 통과 트랜지스터를 인에이블시켜 액세스 버스라인 TBR0 내지 TBR16)중 대응하는 것에 그것의 관련 신호소스를 연결시킨다. 상기 조건들은 하나 이상의 소스가 동일라인에 접속되는 경우에도 단지 하나의 소스가 액세스 버스 라인에 신호를 제공하도록 인에이블 된다.

선택된 소스로부터의 신호는 보스(10-300)를 따라 전송되어 제3도에서 보는 바와 같이 백 앤드 선택기(10-302)에 의해 수신된다. 이와 동시에, 국부 소스로부터의 신호도 선택기(10-302)의 다른 출력에 인가된다. 선택기 디코더(10-304)는 테스트될 최종 출력 신호를 제공하게 될 액세스 버스 라인 및 접속된 신호소스를 선택하기 위하여 RDR비트 3-5 및 제어 플립플롭 CF6 및 CF7의 상태에 대응하는 제5도의 마이크로명령어의 테스트란의 다른 부분에 의해 조절된다.

예를들어, RDR 비트 6-8가 값 "2"를 가질 경우, 디코더(10-306e)는 연결스위치(10-308e)의 통과 트랜지스터중 하나가 마이크로프로세서의 프리페치 유니트 레지스터 단 FR8을 라인 TBR0에 소스로서 접속되게 한다. 이와 동시에, 디코더(10-306e)는 오우버 플로우 플립플롭 BALUOVF가 라인 TBR1에 소스로서 접속되게 한다. 값 "2"로 할당된 다른 소스들도 라인 할당 테이블에 명시한 바와 같이 라인들에 접속된다.

모드 제어 플립플롭 CF6 및 CF7의 상태가 00이고 RDR 비트 3-5도 "0"일 경우, 선택기(10-302)는 선택코드 테이블에 도시한 바와 같이 라인 TBR0를 선택하도록 인에이블된다. 이 테이블에서 알 수 있는 바와 같이, RDR 비트(6)의 상태는 조건 경합이 있는 4경우에만 사용된다. 다른 RDR 비트 7 및 8은 메이저 브랜치 영역(10-22)에 내장된 국부소스로부터의 신호 선택에 사용된다. 그 선택은 다음의 테이블에 예시한 바와 같이 이루어진다.

상술한 내용으로부터, 어떻게 본 발명이 마이크로프로세서 칩 영역에 걸쳐 널리 분포된 다수의 소스들로 부터 수신된 신호들에 근거하여 테스트 조건의 온-칩 선택을 행할 수 있는지 알수 있었을 것이다. 칩의 다른 기능 영역들내에 전략적으로 위치한 용장형 디코더를 이용함으로써 본 발명은 상호 접속에 필요한 칩 영역의 양을 감소시킨다. 본 발명에 의해 이용된 신호소스를 연결하는 버스 및 라인들은 마이크로프로세서의 성능을 최소화시키도록 선택된다.

본 발명의 분야에 있어서 숙련 기술자라면 양호한 실시예에 대해서 여러가지 변형이 가능함을 명백히 알 수 있을 것이다. 예를들어, 본 발명의 디코더 및 선택기의 다른 소자들의 위치 및 수효가 칩의 구조 및 테스트를 위해 선택되고 있는 신호의 형태의 함수로서 변경될 수도 있다.

지금까지 본 발명의 최적 실시예에 대해서 예시 및 설명해 왔지만, 부속 청구의 범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않고 어떠한 변형이 이루어질 수 있으나, 어떤 경우에는 본 발명의 어떤 특징이 대응하는 다른 특징을 사용하지 않고도 이용될 수도 있음을 알아야 할 것이다.

Claims

프로세서의 상이한 기능을 제공하기 위해 복수의 신호를 발생하는 복수의 기능 영역을 포함하는 집적회로 칩에 있어서, 신호 선택회로를 구비하는데, 상기 신호 선택회로는, 각각의 상기 기능 영역에 인접하여 각각 배치되며, 대응하는 다수의 입력 리드에서 복수의 제어신호(RDR6-8)를 각각 수신하고 다수의 출력 리드중 하나에 출력신호(SEL0-7)를 각각 전송하는 복수의 디코더(10-306 a-e)와 ; 상기 제어신호(RDR6-8)를 상기 디코더에 전송하기 위해 상기 디코더의 모든 입력 리드에 접속시키기 위한 상기 칩 상에 분배되는 제어버스(10-301)와 ; 상기 기능 영역 전체와 인접하여 배치된 상기 칩 상에 분배되는 다중라인(TBR0-16) 신호버스(10-300)와 ; 각각의 상기 기능 영역에 각각 인접 배치되며, 각 기능 영역에 의해 발생된 복수의 신호(MREG i, FR ij, 등)를 수신하도록 각각 접속되며, 상기 신호버스의 각 리드에 접속된 복수의 출력리드를 각가 가지고, 상기 각 기능 영역 신호중에서 선택된 신호를 상기 신호버스 리드에 송신하도록 각 기능 영역에 인접하여 디코더의 출력리드에 각각 접속되고 상기 출력리드 상에 전송된 출력신호에 의해 각각 제어되는 복수의 스위치(10-308a-f)와 ; 상기 신호버스와 각 리드에 접속되는 복수의 인접단자, 각 제어신호(SQWF, SAWS, 등)를 수신하도록 접속된 복수의 제어단자, 및 출력리드(TB)를 갖는 선택기(10-302)를 구비하는데, 상기 선택기는 선택된 하나의 상기 신호버스의 리드에 의해 전송된 신호를 상기 출력리드(TB)에 송신하기 위해 제어단자에서 수신된 제어신호에 의해서 제어되는 것을 특징으로 하는 집적회로 칩.
제1항에 있어서, 상기 선택회로 수단 및 상기 기능 영역중 하나에 인접하여 배치되는 선택기 디코더 수단을 아울러 구비하는데, 상기 선택기 디코더 수단은 상기 최종 선택기 수단에 접속되어 상기 제어신호 세트를 포함한 제어신호들을 수신하고 상기 제어신호에 응답하여 상기 최종 선택회로 수단으로 하여금 상기 기능 영역중 하나에 인가하기 위한 상기 액세스버스의 상기 소정수의 라인에 접속하기 위하여 선택된 상기 다수의 소스중 하나로부터 상기 출력신호를 선택할 수 있도록 구성한 것을 특징으로 하는 집적회로 칩.
제2항에 있어서, 상기 하나의 기능 영역은 어드레스 발생논리 회로수단을 포함하며 상기 소정수의 라인은 상기 출력신호의 함수로서 상기 어드레스 발생논리 회로수단에 의한 다음 어드레스의 발생을 위하여 마이크로프로세서의 동작 사이클내에서 테스트될 필요가 있는 조건들의 최대수에 대응하는 것을 특징으로 하는 집적회로 칩.
제1항에 있어서, 상기 각 디코더 회로수단은 상기 각 소정수의 액세스 버스라인에 할당될 수 있는 최대수의 상이한 소스신호에 대응하는 복수의 출력을 가지며, 상기 칩 장치는 상기 기능 영역내에서 경합조건없이 테스팅하기 위하여 상기 소스의 대응하는 것들로부터 상기 버스 액세스 라인으로 신호를 인가하기 위한 상기 트랜지스터 스위칭 수단의 다른 것들에 상기 디코더 출력중 소정의 것들을 선택적으로 접속하기 위한 도선수단을 아울러 구비한 것을 특징으로 하는 집적회로 칩.
제4항에 있어서, 상기 각 트랜지스터 스위칭 수단은 입력단자 및 한쌍의 출력단자를 가진 FET 통과 트랜지스터를 구비하는데, 각 입력단자는 상기 디코더 출력중 다른것에 접속되고 상기 출력단자 쌍의 다른 것은 각각 상기 액세스 버스 라인 중 하나 및 상기 소스중 하나에 접속되며, 상기 통과 트랜지스터는 상기 디코드 회로수단으로부터의 인에이블링 신호에 응답하여 상기 소스에 의해 발생된 조건의 테스트를 가능케 하도록 상기 소스를 상기 하나의 액세스 버스라인에 접속하도록 구성한 것을 특징으로 하는 집적회로 칩.
제5항에 있어서, 상기 칩 장치는 대응하는 수의 도선라인을 구비하는데, 각 도선라인이 상기 출력단자중 상기 다른것을 상기 소스에 접속하도록 구성된 것을 특징으로 하는 집적회로 칩.
제2항에 있어서, 상기 최종 선택회로 수단은 복수의 국부 소스를 포함한 상기 기능 영역중 또 다른 것에 인접하여 배치되고, 상기 액세스 버스라인중 다른것에 각각 접속되는 복수의 제1입력과 상기 복수의 국부소스중 다른것에 접속되는 복수의 제2입력을 가지며, 상기 최종 선택회로 수단은 상기 액세스 버스에 접속된 상기 소스 이외에도 상기 복수의 국부소스로부터 상기 출력신호를 수신하도록 상기 제어신호에 의해 인에이블 되도록 구성한 것을 특징으로 하는 집적회로 칩.
제7항에 있어서, 상기 기능 영역의 또 다른 것은 브랜치 회로를 내장하고 있는 것을 특징으로 하는 집적회로 칩.
제1항에 있어서, 상기 액세스 버스라인은 상기 칩의 전면으로부터 후면으로 연장되는 소정의 직사각형 형태의 영역에 걸쳐 분배되는 것을 특징으로 하는 집적회로 칩.