JP2006080301A - 半導体集積回路装置 - Google Patents

Abstract

【課題】配線に要する面積を減らすことができる半導体集積回路装置を提供すること
【解決手段】半導体集積回路装置１は、チップ上に配置された複数のマクロ回路１０と、その複数のマクロ回路１０にテストイネーブル信号ＴＥＮを供給するための複数のデコーダ２０とを備える。複数のデコーダ２０の各々は、複数のマクロ回路１０のうち所定数のマクロ回路１０（１０ａ〜１０ｄ）毎に設けられる。
【選択図】 図３

Description

本発明は、半導体集積回路装置に関し、特に、マクロ回路をテストするための回路を有する半導体集積回路装置に関する。

図１は、一般的な半導体集積回路装置の構成を示す全体図である。この半導体集積回路装置１００は、複数のマクロ回路１１０を備えている。マクロ回路１１０としては、ＲＡＭが例示される。このような半導体集積回路装置１００において、各々のマクロ回路１１０をテストするために、各々のマクロ回路１１０をテスト可能な状態（テストイネーブル）に制御する必要がある。その制御信号は、外部からテストマクロ選択信号１３０を通して入力される。ここで、その制御信号の数を少なくするため、図１に示されるように、一般的にはデコーダ１２０が用いられる。このデコーダ１２０は、複数のテストイネーブル信号配線１４０のそれぞれを介して複数のマクロ回路１１０に接続されている。

図２は、図１に示された回路構成を展開して概略的に示すブロック図である。テストマクロ選択端子１３０には、複数のマクロ回路１１０のうちテストされる対象である被テストマクロ回路１１０ｔを指定する「テストマクロ選択信号ＳＥＬ」が入力される。このテストマクロ選択信号ＳＥＬは、例えば、６ビットの信号である。テストマクロ選択端子１３０に接続されたデコーダ１２０は、このテストマクロ選択信号ＳＥＬを受け取る。そして、複数のテストイネーブル信号配線１４０のうち、そのテストマクロ選択信号ＳＥＬに対応した１本が、このデコーダ１２０によって選択される。選択されたテストイネーブル信号配線１４０に供給される信号は、「テストイネーブル信号ＴＥＮ」として被テストマクロ回路１１０ｔに入力される。これにより、その被テストマクロ回路１１０ｔが、テストイネーブル状態になる。

このような構成は、例えば、特許文献１に開示されている。

特開平０６−３１７６３３号公報

このような構成において、デコーダ１２０は、例えば図１に示されるように、チップの中央に配置されている。そして、その中央付近のデコーダ１２０から、チップ全面にちりばめられた３６個のマクロ回路１１０の各々に、テストイネーブル信号配線１４０を延設する必要がある。そのため、その３６本のテストイネーブル信号配線１４０による面積オーバーヘッドが大きくなるという問題がある。更に、デコーダ１２０からの距離が大きくなるにつれ、テストイネーブル信号ＴＥＮの波形のなまりが大きくなる。そのため、テストイネーブル信号配線１４０が長く引き伸ばされる場合、バッファが必要となるという問題がある。

特に、半導体集積回路装置を開発する一手法としてのマスタースライス方式においては、多数のマクロ回路がチップ全面に配置されており、上述の問題が顕著となる。そのマスタースライス方式の１つとして、近年、「ストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）」と呼ばれる技術が提案されている。このストラクチャードＡＳＩＣによれば、例えば、全６層の配線層のうち、下層の３層が「下地層」として共通化され、上層の３層が「カスタマイズ配線層」として提供される。この下地層には複数のマクロ回路が予め作り込まれる。一方、カスタマイズ配線層には、顧客からの具体的な要求に応じた配線を施すことができる。これにより、開発・製造ＴＡＴを短縮し、製造コストを削減することが可能となる。ストラクチャードＡＳＩＣにおいて重要なポイントは、顧客から要求された回路を実現するために必要な柔軟性である。そのため、下地層には多数のマクロ回路が予め埋め込まれている。だからこそ、上述の問題が顕著となる。

本発明の目的は、配線に要する面積を減らすことができる半導体集積回路装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体集積回路装置（１）は、複数のマクロ回路（１０）と、マクロ回路（１０）にテストイネーブル信号（ＴＥＮ）を供給するためのデコーダ（２０）とを備える。デコーダ（２０）は、複数のマクロ回路（１０）毎に、複数設けられる。複数のデコーダ（２０）の各々は、複数のマクロ回路（１０）のうち所定数のマクロ回路（１０ａ〜１０ｄ）に接続され、複数のデコーダ（２０）のいずれかは、所定数のマクロ回路（１０ａ〜１０ｄ）のいずれかにテストイネーブル信号（ＴＥＮ）を供給する。この半導体記憶装置（１）は、複数のデコーダ（２０）に共通に接続されたテストマクロ選択端子（３０）を更に備える。複数のデコーダ（２０）のうち１つは、テストマクロ選択端子（３０）から入力される選択信号（ＳＥＬ）に基づいて、いずれかのマクロ回路（１０）にテストイネーブル信号（ＴＥＮ）を供給する。

本発明に係る半導体集積回路装置（１）は、チップ上に配置された複数のマクロ回路（１０）と、その複数のマクロ回路（１０）にテストイネーブル信号（ＴＥＮ）を供給するための複数のデコーダ（２０）とを備える。複数のデコーダ（２０）の各々（２０−１〜２０−９）は、複数のマクロ回路（１０）のうち所定数のマクロ回路（１０ａ〜１０ｄ）毎に設けられる。

本発明に係る半導体集積回路装置（１）は、チップ上に配置された複数のマクロ回路（１０）と、複数のデコーダ（２０）とを備える。複数のデコーダ（２０）の各々（２０−１〜２０−９）は、複数のマクロ回路（１０）のうち所定数のマクロ回路（１０ａ〜１０ｄ）に接続され、その所定数のマクロ回路（１０ａ〜１０ｄ）のいずれかにテストイネーブル信号（ＴＥＮ）を供給する。

本発明に係る半導体集積回路装置（１）は、各々が複数のマクロ回路（１０ａ〜１０ｄ）に接続された複数のデコーダ（２０）と、その複数のデコーダ（２０）に接続されたテストマクロ選択端子（３０）とを備える。複数のデコーダ（２０）の各々（２０−１〜２０−９）は、複数のマクロ回路（１０ａ〜１０ｄ）のうちテストされる対象（１０ｔ）を指定する選択信号（ＳＥＬ）をテストマクロ選択端子（３０）から受け取る。複数のデコーダ（２０）のうち１つ（２０ｔ）は、その選択信号（ＳＥＬ）に基づいて、その対象（１０ｔ）にテストイネーブル信号（ＴＥＮ）を供給する。

本発明に係る半導体集積回路装置（１）は、複数のユニット回路（５０）と、その複数のユニット回路（５０）に接続されたテストマクロ選択端子（３０）とを備える。複数のユニット回路（５０）の各々は、テストマクロ選択端子（３０）に接続されたデコーダ（２０）と、そのデコーダ（２０）に接続された複数のマクロ回路（１０ａ〜１０ｄ）とを含む。このデコーダ（２０）は、複数のマクロ回路（１０ａ〜１０ｄ）のうちテストされる対象（１０ｔ）を指定する選択信号（ＳＥＬ）をテストマクロ選択端子（３０）から受け取る。そして、そのデコーダ（２０）は、その選択信号（ＳＥＬ）に基づいて、その対象（１０ｔ）にテストイネーブル信号（ＴＥＮ）を供給する。

以上のような半導体集積回路装置（１）において、上記複数のマクロ回路（１０）は、ストラクチャードＡＳＩＣの下地層に形成されると好ましい。

本発明に係る半導体集積回路装置によれば、配線に要する面積が減少する。

本発明に係る半導体集積回路装置によれば、バッファの数が抑制される。

本発明に係る半導体集積回路装置によれば、配線の混雑が解消される。

添付図面を参照して、本発明による半導体集積回路装置を説明する。

（構成）
図３は、本発明の実施の形態に係る半導体集積回路装置１の構成を示す全体図である。この半導体集積回路装置１は、複数のマクロ回路１０と、複数のデコーダ２０と、テストマクロ選択端子３０とを備えている。例えば、図３に示されるように、この半導体集積回路装置１は、３６個のマクロ回路１０と、９個のデコーダ２０−１〜２０−９とを備えている。複数のデコーダ２０は、テストマクロ選択端子３０に接続されている。また、各々のデコーダ２０は、複数のマクロ回路１０のうち所定数のマクロ回路１０に接続されている。例えば、図３に示されるように、１つのデコーダ２０には、４本のテストイネーブル信号配線４０を介して４つのマクロ回路１０が接続されている。ここで、１つのデコーダ２０に接続されるマクロ回路１０の数は、デコーダ毎に異なっていてもよい。

マクロ回路１０としてはＲＡＭが例示される。複数のマクロ回路１０は、チップの全面に配置されている。特に、この半導体集積回路装置１が「ストラクチャードＡＳＩＣ」である場合、これら複数のマクロ回路１０は、そのストラクチャードＡＳＩＣの「下地層」に予め形成される。その下地層は、例えば、全６層の配線層のうち下層の３層で構成される。上層の３層には、顧客から要求に応じた配線が施される。このようにストラクチャードＡＳＩＣにおいては、顧客から要求される回路を実現できるだけの柔軟性が必要とされる。そのため、多数のマクロ回路１０が、上述の下地層に予め形成される。

このようなストラクチャードＡＳＩＣの下地層には、ある「単位構造」がアレイ状に繰り返し配置されてもよい。上記の例においては、４つのマクロ回路１０と１つのデコーダ２０によって、１つの単位構造（以下、ユニット回路５０と参照される）が構成されている。例えば、図３中の破線で示されたユニット回路５０は、１つのデコーダ２０−３と４個のマクロ回路１０ａ〜１０ｄを含んでいる。そのユニット回路５０内において、デコーダ２０−３は、４本のテストイネーブル信号配線４０を介して、４個のマクロ回路１０ａ〜１０ｄのそれぞれに接続されている。半導体集積回路装置１において、このようなユニット回路５０がアレイ状に複数配置されている。各ユニット回路５０に含まれるデコーダ２０は、テストマクロ選択端子３０に接続されている。

このように、本実施の形態において、複数のデコーダ２０の各々は、所定数のマクロ回路１０毎に設けられている。例えば、デコーダ２０−３は、４つのマクロ回路１０ａ〜１０ｄに対して設けられている。そして、各デコーダ２０は、その所定数のマクロ回路１０の近傍に配置されている。好ましくは、１つのデコーダ２０と、その１つのデコーダ２０に接続された複数のマクロ回路１０によって、あるユニット回路５０が構成されていると望ましい。

（動作）
図４は、図３に示された回路構成を展開して概略的に示すブロック図である。テストマクロ選択端子３０には、複数のマクロ回路１０のうちテストされる対象である被テストマクロ回路１０ｔを指定する「テストマクロ選択信号ＳＥＬ」が入力される。このテストマクロ選択信号ＳＥＬは、例えば６ビットの信号であり、６４個のマクロ回路１０を個別排他的に指定することができる。

各デコーダ２０は、テストマクロ選択端子３０から、このテストマクロ選択信号ＳＥＬを受け取る。そして、そのテストマクロ選択信号ＳＥＬに応じて、あるデコーダ２０につながる複数のテストイネーブル信号配線４０のうち１本が、デコードの結果によって選択される。例えば、図４において、デコーダ２０ｔにつながる４本のテストイネーブル信号配線４０のうち１本が選択される。その選択されたテストイネーブル信号配線４０につながるマクロ回路１０が被テストマクロ回路１０ｔであり、その被テストマクロ回路１０ｔには「テストイネーブル信号ＴＥＮ」が供給される。これにより、その被テストマクロ回路１０ｔが、テストイネーブル状態になる。このように、デコーダ２０は、テストマクロ選択信号ＳＥＬに基づいて、所定数のマクロ回路１０のいずれかにテストイネーブル信号ＴＥＮを供給する。

図５は、本実施の形態におけるマクロ回路１０の一例を示す概略図である。このマクロ回路１０は、テスト信号を入力するための端子ＴｅｓｔＩｎと、テスト結果を示すテスト出力信号を出力するための端子ＴｅｓｔＯｕｔと、上記テストイネーブル信号ＴＥＮを入力するための端子ＴｅｓｔＥｎａｂｌｅとを有している。各マクロ回路１０の端子ＴｅｓｔＩｎは、テスト端子１１に接続されており、各マクロ回路１０の端子ＴｅｓｔＯｕｔは、テスト出力信号用バス１２に接続されている。このようなマクロ回路１０のテストは、個別に行われる。すなわち、１つのテストイネーブル信号ＴＥＮがあるマクロ回路１０に入力され、そのマクロ回路１０がテストイネーブル状態になる。その後、テスト端子１１からそのマクロ回路１０にテスト信号が入力され、そのマクロ回路１０からテスト出力用バス１２にテスト出力信号が出力される。

図６は、本実施の形態におけるマクロ回路１０の他の例を示す概略図である。このマクロ回路１０は、ＲＡＭ１５と、そのＲＡＭ１５をテストするためのＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１６とを備えている。ＢＩＳＴ回路１６には、ＲＡＭ１５をテストするためのセルフテスト回路が構成されている。ＲＡＭ１５のテストは、個別に行われる。すなわち、１つのテストイネーブル信号ＴＥＮがあるＢＩＳＴ回路１６に入力される。これにより、マクロ回路１０がテストイネーブル状態（ＢＩＳＴモード）になり、ＢＩＳＴ回路１６は、上記セルフテスト回路を動作させることにより、ＲＡＭ１５のテストを実行する。そして、テスト結果を示すＢＩＳＴ出力信号は、複数のマクロ回路１０によって共有されているＢＩＳＴ出力信号用バスに出力される。

（効果）
以上に示されたように、本実施の形態によれば、所定数のマクロ回路１０を含むユニット回路５０毎に１つのデコーダ２０が設けられている。そのため、マクロ回路１０とデコーダ２０をつなぐ各テストイネーブル信号配線４０の長さが短くなる。すなわち、上述の例において、３６本のテストイネーブル信号配線４０の面積が小さくなる。テストマクロ選択端子３０から各デコーダ２０への配線が必要となるが、全体としては配線に要する面積が減少する。

また、テストイネーブル信号配線４０の長さが短くなるため、遅延や配線ドロップに対応するために必要なバッファの数を抑制することが可能となる。よって、回路面積が減少し、且つ、製造コストが削減される。また、従来技術に比べ、１つのデコーダ２０に接続されるテストイネーブル信号配線４０の数は少なくなる。従って、デコーダ２０周辺における配線の混雑が解消される。

以上の効果は、回路規模が大きくなるにつれ顕著になる。すなわち、半導体集積回路装置１に含まれるマクロ回路１０の数が増えれば増えるほど、マクロ回路１０がチップ上に広く分散すればするほど、以上の効果は顕著になる。例えば、ストラクチャードＡＳＩＣにおいては、顧客から要求される回路を実現できるだけの柔軟性が必要とされる。そのため、多数のマクロ回路１０が、下地層に予め形成される。従って、本発明は、特にストラクチャードＡＳＩＣに適用されると、著しい効果を生む。

ストラクチャードＡＳＩＣにおいては、複数の単位構造が下地層に配列されることが多く、本発明においては、上述のユニット回路５０がその単位構造として用いられると好適である。この時、複数のマクロ回路１０やテストイネーブル信号配線４０の配置は規則的となる。従って、配線の混雑が解消される。複数のユニット回路５０は、下地層に、例えばアレイ状に配置される。尚、ストラクチャードＡＳＩＣにおいては、カスタマイズ配線層に配線が施される前の段階においても、複数のマクロ回路１０に対するテストは可能であるように構成される。

図１は、従来の半導体集積回路装置の構成を示す全体図である。 図２は、従来の半導体集積回路装置の構成を概略的に示すブロック図である。 図３は、本発明の実施の形態に係る半導体集積回路装置の構成を示す全体図である。 図４は、本発明の実施の形態に係る半導体集積回路装置の構成を概略的に示すブロック図である。 図５は、本発明の実施の形態に係るマクロ回路の一例を示す概略図である。 図６は、本発明の実施の形態に係るマクロ回路の他の例を示す概略図である。

符号の説明

１ 半導体集積回路装置
１０ マクロ回路
１０ｔ 被テストマクロ回路
１１ テスト端子
１２ テスト出力信号用バス
１５ ＲＡＭ
１６ ＢＩＳＴ回路
１７ ＢＩＳＴ出力信号用バス
２０ デコーダ
３０ テストマクロ選択端子
４０ テストイネーブル信号配線
５０ ユニット回路

Claims (6)

1. 複数のマクロ回路と、
   前記マクロ回路にテストイネーブル信号を供給するためのデコーダとを具備し、
   前記デコーダは、複数の前記マクロ回路毎に、複数設けられた
   半導体集積回路装置。
2. 前記複数のデコーダの各々は、前記複数のマクロ回路のうち所定数のマクロ回路に接続され、
   前記複数のデコーダのいずれかは、前記所定数のマクロ回路のいずれかに前記テストイネーブル信号を供給する
   請求項１記載の半導体集積回路装置。
3. 前記複数のデコーダに共通に接続されたテストマクロ選択端子を更に具備し、
   前記複数のデコーダのうち１つは、前記テストマクロ選択端子から入力される選択信号に基づいて、いずれかの前記マクロ回路に前記テストイネーブル信号を供給する
   請求項２記載の半導体集積回路装置。
4. 複数のユニット回路と、
   前記複数のユニット回路に接続されたテストマクロ選択端子と
   を具備し、
   前記複数のユニット回路の各々は、
   前記テストマクロ選択端子に接続されたデコーダと、
   前記デコーダに接続された複数のマクロ回路と
   を含み、
   前記デコーダは、前記複数のマクロ回路のうちテストされる対象を指定する選択信号を前記テストマクロ選択端子から受け取り、前記選択信号に基づいて前記対象にテストイネーブル信号を供給する
   半導体集積回路装置。
5. 前記マクロ回路は、
   メモリと、
   前記メモリをテストするためのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路とを備え、
   前記ＢＩＳＴ回路は、前記テストイネーブル信号を受け取り、前記メモリのテストを実行するものである
   請求項１から４のいずれかに記載の半導体集積回路装置。
6. 前記複数のマクロ回路は、ストラクチャードＡＳＩＣの下地層に形成されたものである
   請求項１から５のいずれかに記載の半導体集積回路装置。

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