JP5004418B2 - 半導体装置のテスト回路 - Google Patents

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Description

本発明は、半導体装置において、専用のテスト端子を設けることなくテストモードの設定を行う、半導体装置を検査するための半導体装置のテスト回路に関する。
近年、半導体装置における多ピン化、高機能化、高集積化が顕著である。このような半導体装置は、回路機能を設定されたテストパターンによって、その回路動作状態を評価する必要がある。よって、論理演算等を実行する通常の動作モードに加えて、集積回路自体の機能の良否を判定するためのテストモードを備えており、テストモード設定用のテスト端子が設けられている。
一方、半導体装置の端子数には限りがあり、特に高密度実装の機器に搭載される半導体装置の要求には１本でも端子数を減らし、端子数を最小限にしなければならないという現状がある。このような状況の下、特許文献１には、複数のテスト端子を設けるのではなく、ゲート用のテスト端子のみで多数のテストモードを設定可能とする技術が開示されている。
特開平６−２０１７９４号公報
しかし、特許文献１に開示されている技術においても、半導体装置において専用のテスト端子が設置される必要がある。
本発明は、上記のような問題点に鑑み、搭載された機能をテストするためのテストモードへの移行を専用のテスト端子を用いることなく行うことができるようにする半導体装置のテスト回路を提供することを目的とする。
請求項１記載の発明は、レギュレータを搭載した半導体装置であって、前記レギュレータの定電圧出力端子電圧が規定電圧よりも高くなったことを検出する電圧ディテクタを具備し、前記レギュレータの定電圧出力端子に対して前記電圧ディテクタの検出電圧以上の電圧を印加することによって、前記電圧ディテクタが電圧を検出して検出信号を出力し、前記電圧ディテクタの出力をテストモード信号として使用することを特徴とする。
請求項２記載の発明は、複数のレギュレータに対し、それぞれ電圧ディテクタを設け、その論理和信号をテストモード信号として使用する請求項１記載の半導体装置のテスト回路としたことを特徴とする。
請求項３記載の発明は、前記レギュレータと前記電圧ディテクタにおいて、分圧抵抗及び基準電圧の少なくとも一方を共通化した請求項１又は２に記載の半導体装置のテスト回路としたことを特徴とする。
本発明によれば、搭載された機能をテストするためのテストモードへの移行を専用のテスト端子を用いることなく行うことができるようにする半導体装置のテスト回路を実現することができる。
本発明を実施するための最良の形態は、レギュレータを搭載した半導体装置において、上記レギュレータの定電圧出力端子電圧が規定電圧よりも高くなったことを検出する電圧ディテクタを設けて、この電圧ディテクタの出力をテストモード信号として使用する半導体装置のテスト回路を構成する。
以下に、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。尚、以下に述べる実施形態は本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの実施形態に限られるものではない。
（第１の実施形態）
図１に、本実施形態の半導体テスト回路の回路構成を示す。レギュレータ１と、その定電圧出力端子の電圧を検出する電圧ディテクタ２があり、電圧ディテクタ２の検出信号を他の回路３のテストモード信号としている。
図２に、レギュレータ１の出力電圧と電圧ディテクタ２の検出電圧の関係を示す。
レギュレータ１の出力電圧は電源電圧がある電圧以上では一定となる。電圧ディテクタ２の検出電圧は、その電圧よりも高い電圧としてあり、通常の使用状態では電圧ディテクタ２が、レギュレータ１の出力電圧を検出することはない。
本実施形態によれば、レギュレータ１の低電圧出力端子から強制的に電圧ディテクタ２の検出電圧以上の電圧を印加することにより、電圧ディテクタ２が電圧を検出し、検出信号を出力する。これをテストモード信号として使用する。
本実施形態の構成により、レギュレータ１の出力端子をテストモードへの移行に使用するため、専用のテスト端子を設けることなく、テストモードへの移行が可能となる。
（第２の実施形態）
図３に、本実施形態の半導体テスト回路の回路構成を示す。ここで、レギュレータの定電圧出力端子から強制的に電圧を印加すると、そのレギュレータはテストモードでテストすることができなくなる。
よって、図３に示すように、複数のレギュレータ４、５の出力に対し、電圧ディテクタ６、７を設け、それらの出力をテストモード信号として使用する。具体的には、テストしたいレギュレータと異なるレギュレータの出力に電圧を強制印加することにより、全てのレギュレータ４、５をテストモードでテストすることが可能となる。
本実施形態の構成により、テストモードへの移行により使用できなくなるレギュレータが無くなり、全ての回路をテストモードでテストすることが可能となる。
（第３の実施形態）
図４に、本実施形態の半導体テスト回路の回路構成を示す。レギュレータ９とディテクタ１０は、出力電圧を分圧して基準電圧と比較するという点では共通している。そのため、分圧抵抗、及び、基準電圧を共通化して回路規模を小さくすることが可能である。図４に示す本実施形態の構成により、テストモードへの移行に必要な追加回路の規模を最小限に抑えることが可能となる。
第１の実施形態の半導体テスト回路の回路構成を示す図である。 第１の実施形態の半導体テスト回路におけるレギュレータの出力電圧と電圧ディテクタの検出電圧の関係を示す図である。 第２の実施形態の半導体テスト回路の回路構成を示す図である。 第３の実施形態の半導体テスト回路の回路構成を示す図である。
符号の説明
１ レギュレータ
２ 電圧ディテクタ
３ その他の回路
４ レギュレータ
５ レギュレータ
６ 電圧ディテクタ
７ 電圧ディテクタ
８ その他の回路
９ レギュレータ
１０ 電圧ディテクタ

Claims (3)

  1. レギュレータを搭載した半導体装置であって、
    前記レギュレータの定電圧出力端子電圧が規定電圧よりも高くなったことを検出する電圧ディテクタを具備し、
    前記レギュレータの定電圧出力端子に対して前記電圧ディテクタの検出電圧以上の電圧を印加することによって、前記電圧ディテクタが電圧を検出して検出信号を出力し、前記電圧ディテクタの出力をテストモード信号として使用することを特徴とする半導体装置のテスト回路。
  2. 複数のレギュレータに対し、それぞれ電圧ディテクタを設け、その論理和信号をテストモード信号として使用することを特徴とする請求項１記載の半導体装置のテスト回路。
  3. 前記レギュレータと前記電圧ディテクタにおいて、分圧抵抗及び基準電圧の少なくとも一方を共通化したことを特徴とする請求項１又は２に記載の半導体装置のテスト回路。
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