JP4934818B2 - 電子回路デバイス - Google Patents

電子回路デバイス Download PDF

Info

Publication number
JP4934818B2
JP4934818B2 JP2007089951A JP2007089951A JP4934818B2 JP 4934818 B2 JP4934818 B2 JP 4934818B2 JP 2007089951 A JP2007089951 A JP 2007089951A JP 2007089951 A JP2007089951 A JP 2007089951A JP 4934818 B2 JP4934818 B2 JP 4934818B2
Authority
JP
Japan
Prior art keywords
circuit
input
terminal
setting data
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007089951A
Other languages
English (en)
Other versions
JP2008250576A (ja
Inventor
浩之 森本
和之 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Institute of Technology NUC
Original Assignee
Kyushu Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Institute of Technology NUC filed Critical Kyushu Institute of Technology NUC
Priority to JP2007089951A priority Critical patent/JP4934818B2/ja
Priority to US12/526,576 priority patent/US7924636B2/en
Priority to KR1020097015740A priority patent/KR101402419B1/ko
Priority to EP08704100.0A priority patent/EP2128736B1/en
Priority to PCT/JP2008/051318 priority patent/WO2008120488A1/ja
Publication of JP2008250576A publication Critical patent/JP2008250576A/ja
Application granted granted Critical
Publication of JP4934818B2 publication Critical patent/JP4934818B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Description

本発明は、電子回路デバイス、特に三端子レギュレータ、水晶発振器等のデバイスに関し、特に、その機能が外部から入力されるデータによって自由に設定することを可能とした電子回路デバイスに関する。
三端子レギュレータや水晶発振器等の三端子の電子回路デバイスは、各種電子回路において多用されている。このような三端子の電子回路デバイスは、ＩＣチップ等に実装された機能回路が樹脂モールド、セラミック等のパッケージで封止され、３本のリードにより外部回路との接続がされる。モールド材で封止された機能回路は３本のリード以外からはアクセスすることはできず、その特性を調整することは困難である。そのため、必要な特性を得るための外付け回路で対応するか、パッケージで封止する前に、調整用の別端子（パッケージで封止後は使用不可となる端子）を使用して調整データを書き込むのが通常である。
例えば、非特許文献１に記載の3端子、500mA調整可能正電圧レギュレータ１０１においては、図３に示すような外部回路を使用することにより、出力電圧ＶＯを調整している。図３の回路では、出力電圧ＶＯは、可変抵抗Ｒ２を用いて調整することができ、ＶＯの値はＶＯ＝Ｖｒｅｆ（１＋Ｒ２／Ｒ１）＋（ＩＡｄｊ・Ｒ２）のように表される。
Texas Instrument Incorporated, "LM317M 3-TERMINAL ADJUSTABLE REGULATOR", [online], ２０００年, Texas Instrument Incorporated, ［平成１９年３月２７日検索］，インターネット＜ＵＲＬ：http://focus.tij.co.jp/jp/lit/ds/symlink/lm317m.pdf＞，ｐ．７.
しかしながら、外部回路を使用して出力を調整する場合、外部回路を実装するためのエリアが必要となるため実装面積が大きくなる。また、部品点数も大きくなりそれだけ回路の故障率も増加するとともに、製造コストも上昇する。一方、パッケージで封止する前に調整用の別端子で出力特性を調整する構成とした場合、機能回路をパッケージで封止した後に出力特性の調整が必要となった場合には対応することができない。また、パッケージで封止前に出力特性を調整する場合、ＩＣチップ等の機能回路をベアな状態で特性を測定しながら調整する必要があるため、設定に専用の治具が必要となるなど雑役が必要となる。
また、調整用の専用端子をリード等によりパーケージの外に引き出して、この専用端子から調整信号を入力して機能回路の調整を行うことも考えられる。しかしながら、この場合、調整用端子を余分に引き出す必要があるため、パッケージの実装面積が大きくなると共に製造コストも高くなる。
そこで、本発明の目的は、機能回路をパッケージで封止した後にも特性の変更を可能とし、特性設定時の雑益を低減させ、低コスト化、故障率低減、及び実装面積の縮小を図ることのできる電子回路デバイスを提供することにある。
本発明の電子回路デバイスの第１の構成は、パッケージにより封止された回路本体と、当該回路本体と外部回路とを接続する複数の端子と、を有する電子回路デバイスであって、
前記回路本体は、
機能回路と、
前記機能回路が本来備えている何れかの端子のうちの接地端子以外の所定の端子から、規定の時間以上の長さの規定のバースト信号（以下「書込活性バースト」という。）を検出するバースト検出回路と、
前記書込活性バーストが検出された場合、前記回路本体を設定データの入力が可能な入力可能状態とするデータ受付解禁手段と、
前記入力可能状態において、前記所定の端子から入力される設定データを記憶するデータ記憶手段と、を備え、
前記機能回路は、前記データ記憶手段に書き込まれた設定データの情報に従って動作状態が設定されることを特徴とする。
この構成によれば、機能回路の調整を行う場合、まず、「所定の端子」から書込活性バーストを入力する。これにより、回路本体が設定データの入力が可能な入力可能状態となる。この状態で、設定データを「所定の端子」から入力し、データ記憶手段に記憶させる。機能回路は、データ記憶手段にデータ記憶手段に書き込まれた設定データの情報に従って動作状態が設定される。これにより、機能回路の出力を調整することができる。
このように設定データを書き込む際に、書込活性バーストを用いてデータの受付を解禁させるようにする機能を備えたことで、設定データの入力には専用の端子を必要とせず、既存の端子（機能回路が本来備えている端子）の何れかを設定データの入力用端子として兼用させることが可能となる。
ここで、「機能回路」とは、電子回路デバイスに本来要求される機能を実現する回路をいい、例えば、スイッチング・レギュレータならば出力電圧発生回路、水晶発振器ならば発振回路が機能回路となる。「規定のバースト信号」としては、例えば、規定の周波数のパルス又は正弦波信号や、規定のパターンのパルス信号等を用いることができる。「設定データ」とは、機能回路の動作状態を設定するためのデータをいう。
本発明の電子回路デバイスの第２の構成は、前記第１の構成において、前記データ受付解禁手段は、
前記所定の端子から入力されるシリアル・データ信号を受信するシリアル・インタフェースと、
前記バースト検出回路が前記書込活性バーストを検出した場合、前記所定の端子から入力される鍵パターン信号を検出する信号パターン検出回路と、
を備え、
前記シリアル・インタフェースは、前記鍵パターン信号が検出された場合、前記所定の端子から続いて入力される設定データを受信し前記データ記憶手段に書き込むことを特徴とする。
この構成によれば、「所定の端子」から、ノイズによって書込活性バーストと同様の信号が入力された場合であっても、信号パターン検出回路が鍵パターン信号を検出しない限りはデータ記憶手段にデータが書き込まれることがない。従って、不正なデータがデータ記憶手段に書き込まれて機能回路が誤動作を生じることを有効に防止することが可能となる。
本発明の電子回路デバイスの第３の構成は、前記第１又は２の構成において、前記データ記憶手段は、揮発性メモリ及び不揮発性メモリを備え、
前記インタフェースは、前記所定の端子から入力される設定データを受信して前記揮発性メモリに書き込むものであり、
前記回路本体の電源端子に入力される電源電圧のレベルが、前記不揮発性メモリの書込閾値以上となると、書込可能信号を出力する電源レベル判定回路と、
前記書込可能信号が出力された場合、前記揮発性メモリに記憶されたデータを前記不揮発性メモリに書き込む不揮発性メモリ書込回路と、を備え、
前記機能回路は、前記揮発性メモリ又は不揮発性メモリに書き込まれた設定データの情報に従って動作状態が切り替わることを特徴とする。
この構成によれば、設定データを揮発性メモリに書き込まれた設定データを不揮発性メモリに書き込むことで、電源を切った後も機能回路の設定は保存される。
また、揮発性メモリに書き込んだ状態で機能回路の設定状態のテストを実施し、出力特性が所望の特性であれば、電源電圧のレベルを閾値以上に設定して設定データを不揮発性メモリに書き込むことができる。このように、揮発性メモリと不揮発性メモリの２つのメモリを備えたことで、機能回路の出力特性の調整時に設定の変更を高速で行うことができると共に設定状態の保存も可能となり、機能回路の出力特性の調整が容易となる。
ここで、「不揮発性メモリの書込閾値」は、通常の電源電圧よりも高く、不揮発性メモリの書き込みに必要な電圧レベルよりも低い値とされる。
この場合、機能回路は、揮発性メモリに書き込まれた設定データを優先して動作状態を設定するように構成することが望ましい。揮発性メモリの書き換えは高速に行うことが可能であるため、機能回路の出力調整時には、揮発性メモリに設定データがテストとして書き込まれるからである。
本発明の電子回路デバイスの第４の構成は、前記第１乃至３の何れか一の構成において、前記インタフェースは、前記設定データを所定の時間又は所定のビット数だけ受け付けると、再び前記回路本体を設定データの入力が不可能な入力不能状態とすることを特徴とする。
この構成により、書き込み可能な状態が長時間に亘って継続しノイズ等により不正なデータが誤って書き込まれるような事態を有効に回避することができる。
本発明の電子回路デバイスの第５の構成は、前記第１乃至４の何れか一の構成において、前記端子として、電源端子、接地端子、及び出力端子の３つの端子を備えた三端子デバイスであることを特徴とする。
これにより、三端子デバイスのように端子数が最小の電子回路デバイスであっても、出力特性の調整が可能となる。
以上のように、本発明によれば、書込活性バーストを用いてデータの受付を解禁させるようにする機能を備え、既存の端子（機能回路が本来備えている端子）から設定データを入力して機能回路の設定を行うことで、既存の機能回路の端子数以上に設定専用の端子をパーケージの外に引き出す必要なく、機能回路の調整をパッケージ封止後に行うことが可能となる。
そして、三端子デバイスのように端子数が最小の電子回路デバイスであっても、出力特性の調整が可能となる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
図１は、本発明の実施例１に係る電子回路デバイス１の構成を表すブロック図である。
電子回路デバイス１は、ＩＣチップに実装された回路本体５と、電源端子２、接地端子３、及び入出力端子４の３つの端子とを備えた三端子デバイスである。回路本体５は、樹脂モールドやセラミックなどのパッケージで封止されており、電源端子２、接地端子３、及び入出力端子４は、リードによりパッケージの外に引き出されている。
回路本体５には、機能回路６、バースト検出回路７、シリアル・インタフェース８、信号パターン検出回路９、揮発性メモリ１０、不揮発性メモリ１１、レベル検出回路１２、及び不揮発性メモリ書込回路１３が実装されている。
機能回路６は、電源回路や発振回路等のように、本来、この電子回路デバイス１に要求される機能を実現する回路である。
バースト検出回路７は、入出力端子４から入力される書込活性バーストを検出する回路である。ここで「書込活性バースト」とは、規定の時間以上の長さの規定の周波数のパルス信号をいう。シリアル・インタフェース８は、入出力端子４から入力されるシリアル信号を受信するインタフェースである。信号パターン検出回路９は、バースト検出回路７が書込活性バーストを検出した場合に、入出力端子４から続いて入力される鍵パターン信号を検出する。揮発性メモリ１０及び不揮発性メモリ１１は、シリアル・インタフェース８が受信する設定データを記憶するためのメモリである。レベル検出回路１２は、電源端子２に印加される電源電圧のレベルが、不揮発性メモリ１１の書込閾値以上となると、書込可能信号を出力する回路である。ここで、「書込可能信号」は、１ビットのデジタル信号とし、「０」のとき書込不可の状態、「１」のとき書込可の状態とする。不揮発性メモリ書込回路１３は、書込可能信号が書込可の状態にあるときに、揮発性メモリ１０に記憶された設定データを不揮発性メモリ１１に書き込む回路である。
以上のように構成された本実施例の電子回路デバイス１について、以下その動作を説明する。
図２は、電子回路デバイス１の設定データの書き込み動作時における電源電圧端子の電圧レベル及び入出力端子の入力信号を表す図である。
初期状態においては、電源端子４に印加されている電源電圧は、通常の電源電圧Ｖｄｄである。この状態では、入出力端子４からは機能回路６から電圧等の出力が行われている。
初期状態において、不揮発性メモリ１１に設定データが書き込まれている場合には、機能回路６はその設定データに従って機能し、何も設定データが書き込まれていない場合には、機能回路６はデフォルトの状態で機能する。
（例１）
例えば、機能回路６がスイッチング・レギュレータ回路の場合、設定データとして出力電圧Ｖｓが不揮発性メモリ１１に書き込まれている場合、機能回路６は入出力端子４から電圧Ｖｓを出力する。不揮発性メモリ１１に設定データが書き込まれていない場合には、機能回路６はデフォルトの出力電圧Ｖ０を出力する。
（例終わり）
（例２）
例えば、機能回路６が発振回路の場合、設定データとして発振周波数ｆｓが不揮発性メモリ１１に書き込まれている場合、機能回路６は入出力端子４から周波数ｆｓのパルスを出力する。不揮発性メモリ１１に設定データが書き込まれていない場合には、機能回路６はデフォルトの発信周波数ｆ０のパルスを出力する。
（例終わり）
まず、時刻ｔ１において、入出力端子４から、規定された周波数範囲のパルス信号が、規定された時間以上にわたり入力される。これにより、バースト検出回路７は、入力されたパルス信号を書込活性バーストと認識し、シリアル・インタフェース８を受信可能な状態（以下「データ受付モード」という。）とする。それとともに、機能回路６の出力をＯＦＦとする。
データ受付モードでは、シリアル・インタフェース８は、入出力端子４から入力されるパルスのパルス幅によって０状態か１状態かを判別する。判定基準のパルス幅は内部時定数回路（図示せず）によって規定される。
次に、時刻ｔ３〜ｔ４において、入出力端子４から鍵パターン信号が入力される。シリアル・インタフェース８は鍵パターン信号を受信して信号パターン検出回路９へ出力する。信号パターン検出回路９は、シリアル・インタフェース８から入力された信号データが、鍵パターン信号であることを確認した場合、シリアル・インタフェース８の状態を、揮発性メモリ１０への書き込み状態（以下「書込モード」という。）に設定する。
このように、シリアル・インタフェース８で受信される信号の０，１からなるパターンがある条件を満たした場合にのみ書込モードへ移行することで、雑音等に起因する誤書き込みを防止することができる。
次に、時刻ｔ５〜ｔ６において、入出力端子４から、設定データが入力される。シリアル・インタフェース８は、設定データを受信すると、これを揮発性メモリ１０に書き込む。所定の長さの設定データを受信すると、シリアル・インタフェース８は、再び受信不可能な状態にリセットされる。また、シリアル・インタフェース８が受信不可能な状態にリセットされると、機能回路６の出力は再びＯＮとなる。
一方、揮発性メモリ１０に設定データが書き込まれた場合、機能回路６は、その設定データに従って機能状態を切り替える。
（例３）
例えば、機能回路６がスイッチング・レギュレータ回路の場合、設定データとして出力電圧Ｖｓ１が揮発性メモリ１０に書き込まれた場合、機能回路６は不可発性メモリ１１に設定データが書き込まれているか否かに関わらず、入出力端子４から電圧Ｖｓ１を出力するように機能状態を切り替える。
（例終わり）
（例４）
例えば、機能回路６が発振回路の場合、設定データとして発振周波数ｆｓ１が揮発性メモリ１０に書き込まれた場合、機能回路６は不可発性メモリ１１に設定データが書き込まれているか否かに関わらず、入出力端子４から周波数ｆｓ１のパルスを出力する。
（例終わり）
このように、揮発性メモリ１０に設定データを書き込むことによって、機能回路６の機能状態を変更することができる。
次に、時刻ｔ７〜ｔ８において、電源端子２に印加する電源電圧のレベルが、不揮発性メモリ１１の書き込みに必要な電圧レベルＶｄｄ２に設定される。レベル検出回路１２は、電源電圧のレベルが書込閾値Ｖｔｈより大きくなったと判定し、書込可能信号として「１」を出力する。ここで、「書込閾値Ｖｔｈ」は、通常の電源電圧Ｖｄｄよりも大きく、不揮発性メモリ１１の書き込みに必要な電圧レベルＶｄｄ２よりも小さい値とされる。
不揮発性メモリ書込回路１３は、書込可能信号が「１」となると、揮発性メモリ１０に書き込まれた設定データを不揮発性メモリ１１に出力して書き込みを行う。これにより、設定データが不揮発化され、電源が切られた後も設定データが保存される。
以上のように、本実施例の電子回路デバイス１によれば、書込活性バーストを用いてシリアル・インタフェース８のデータの受付を解禁させるようにする機能を備え、機能回路６の出力端子（入出力端子４）から設定データを入力して機能回路６の設定を行うため、機能回路６が本来必要とする端子数以上に設定専用の端子をパーケージの外に引き出す必要なく機能回路６の調整をパッケージ封止後に行うことが可能となる。
また、書込活性バーストを受信するとシリアル・インタフェース８をデータ受付モードとし、その後鍵パターン信号を受信するとシリアル・インタフェース８を書込モードとするというように、データの書き込みを解禁するために２重の段階の設定処理を踏むことで、雑音等に起因する誤書き込みを有効に防止することが可能となる。
本発明の実施例１に係る電子回路デバイス１の構成を表すブロック図である。 電子回路デバイス１の設定データの書き込み動作時における電源電圧端子の電圧レベル及び入出力端子の入力信号を表す図である。 非特許文献１記載の電子回路デバイスの出力設定変更回路である。
符号の説明
電子回路デバイス１
電源端子２
接地端子３
入出力端子４
回路本体５
機能回路６
バースト検出回路７
シリアル・インタフェース８
信号パターン検出回路９
揮発性メモリ１０
不揮発性メモリ１１
レベル検出回路１２
不揮発性メモリ書込回路１３

Claims (5)

  1. パッケージにより封止された回路本体と、当該回路本体と外部回路とを接続する複数の端子と、を有する電子回路デバイスであって、
    前記回路本体は、
    機能回路と、
    前記機能回路が本来備えている何れかの端子のうちの接地端子以外の所定の端子から、規定の時間以上の長さの規定のバースト信号（以下「書込活性バースト」という。）を検出するバースト検出回路と、
    前記書込活性バーストが検出された場合、前記回路本体を設定データの入力が可能な入力可能状態とするデータ受付解禁手段と、
    前記入力可能状態において、前記所定の端子から入力される設定データを記憶するデータ記憶手段と、を備え、
    前記機能回路は、前記データ記憶手段に書き込まれた設定データの情報に従って動作状態が設定されることを特徴とする電子回路デバイス。
  2. 前記データ受付解禁手段は、
    前記所定の端子から入力されるシリアル・データ信号を受信するシリアル・インタフェースと、
    前記バースト検出回路が前記書込活性バーストを検出した場合、前記所定の端子から入力される鍵パターン信号を検出する信号パターン検出回路と、
    を備え、
    前記シリアル・インタフェースは、前記鍵パターン信号が検出された場合、前記所定の端子から続いて入力される設定データを受信し前記データ記憶手段に書き込むことを特徴とする請求項１記載の電子回路デバイス。
  3. 前記データ記憶手段は、揮発性メモリ及び不揮発性メモリを備え、
    前記シリアル・インタフェースは、前記所定の端子から入力される設定データを受信して前記揮発性メモリに書き込むものであり、
    前記回路本体の電源端子に入力される電源電圧のレベルが、前記不揮発性メモリの書込閾値以上となると、書込可能信号を出力する電源レベル判定回路と、
    前記書込可能信号が出力された場合、前記揮発性メモリに記憶されたデータを前記不揮発性メモリに書き込む不揮発性メモリ書込回路と、を備え、
    前記機能回路は、前記揮発性メモリに書き込まれた設定データの情報に従って動作状態が切り替わることを特徴とする請求項１又は２記載の電子回路デバイス。
  4. 前記シリアル・インタフェースは、前記設定データを所定の時間又は所定のビット数だけ受け付けると、再び前記回路本体を設定データの入力が不可能な入力不能状態とすることを特徴とする請求項１乃至３の何れか一記載の電子回路デバイス。
  5. 前記端子として、電源端子、接地端子、及び出力端子の３つの端子を備えた三端子デバイスであることを特徴とする請求項１乃至４の何れか一記載の電子回路デバイス。
JP2007089951A 2007-03-29 2007-03-29 電子回路デバイス Active JP4934818B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007089951A JP4934818B2 (ja) 2007-03-29 2007-03-29 電子回路デバイス
US12/526,576 US7924636B2 (en) 2007-03-29 2008-01-29 Electronic circuit device
KR1020097015740A KR101402419B1 (ko) 2007-03-29 2008-01-29 전자 회로 디바이스
EP08704100.0A EP2128736B1 (en) 2007-03-29 2008-01-29 Electronic circuit device
PCT/JP2008/051318 WO2008120488A1 (ja) 2007-03-29 2008-01-29 電子回路デバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007089951A JP4934818B2 (ja) 2007-03-29 2007-03-29 電子回路デバイス

Publications (2)

Publication Number Publication Date
JP2008250576A JP2008250576A (ja) 2008-10-16
JP4934818B2 true JP4934818B2 (ja) 2012-05-23

Family

ID=39808074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007089951A Active JP4934818B2 (ja) 2007-03-29 2007-03-29 電子回路デバイス

Country Status (5)

Country Link
US (1) US7924636B2 (ja)
EP (1) EP2128736B1 (ja)
JP (1) JP4934818B2 (ja)
KR (1) KR101402419B1 (ja)
WO (1) WO2008120488A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2710781C (en) 2007-12-21 2016-09-27 Microvention, Inc. A system and method of detecting implant detachment
AU2008340276B2 (en) 2007-12-21 2014-08-07 Microvention, Inc. System and method for locating detachment zone of a detachable implant
CN102214991B (zh) * 2010-04-02 2013-09-11 英业达股份有限公司 串行周边接口的中继电路
US10503134B2 (en) 2016-07-29 2019-12-10 Semiconductor Components Industries, Llc Motor driver with multipurpose pin
US10084397B2 (en) 2016-07-29 2018-09-25 Semiconductor Components Industries, Llc Motor driver with multipurpose pin
US12114863B2 (en) 2018-12-05 2024-10-15 Microvention, Inc. Implant delivery system
JP7175867B2 (ja) * 2019-09-27 2022-11-21 日立Astemo株式会社 電流検出装置及びデータ書き込み方法
JP2023020014A (ja) 2021-07-30 2023-02-09 セイコーエプソン株式会社 発振器及びデバイス

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658201A (en) * 1985-12-30 1987-04-14 Gte Communication Systems Corporation Output circuit for diode-or connected positive three terminal voltage regulators
JPH01171008A (ja) * 1987-12-26 1989-07-06 Nec Corp 電源回路
US5684828A (en) * 1988-12-09 1997-11-04 Dallas Semiconductor Corp. Wireless data module with two separate transmitter control outputs
WO1990006633A1 (en) * 1988-12-09 1990-06-14 Dallas Semiconductor Corporation Micropowered rf data modules
JPH0686540A (ja) * 1992-09-01 1994-03-25 Fujitsu Ltd マイコン制御型安定化電源回路
US6215606B1 (en) * 1993-03-08 2001-04-10 International Business Machines Corporation Method and system for determining the widest recording head of a recording device
US5717654A (en) * 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5994884A (en) * 1998-08-27 1999-11-30 The United States Of America As Represented By The Secretary Of The Navy Booster circuit for foldback current limited power supplies
US7050419B2 (en) * 2001-02-23 2006-05-23 Terayon Communicaion Systems, Inc. Head end receiver for digital data delivery systems using mixed mode SCDMA and TDMA multiplexing
US6765744B2 (en) * 2001-03-30 2004-07-20 Kevin Arthur Gomez Track pitch control using head offset measurement for self-servowriting tracks in a disc drive
JP2003348826A (ja) * 2002-05-24 2003-12-05 Fuji Electric Co Ltd 電源制御装置
JP5004418B2 (ja) * 2004-12-17 2012-08-22 株式会社リコー 半導体装置のテスト回路
JP4967395B2 (ja) * 2006-03-22 2012-07-04 富士電機株式会社 半導体集積回路

Also Published As

Publication number Publication date
JP2008250576A (ja) 2008-10-16
EP2128736B1 (en) 2016-07-13
KR20090125240A (ko) 2009-12-04
EP2128736A1 (en) 2009-12-02
US20100020625A1 (en) 2010-01-28
KR101402419B1 (ko) 2014-06-03
WO2008120488A1 (ja) 2008-10-09
US7924636B2 (en) 2011-04-12
EP2128736A4 (en) 2010-07-21

Similar Documents

Publication Publication Date Title
JP4934818B2 (ja) 電子回路デバイス
US10234336B2 (en) Ring oscillators for temperature detection in wideband supply noise environments
US9660647B2 (en) Calibration device and memory system having the same
CN106340318B (zh) 上电复位电路和包括其的半导体存储器件
US7453741B2 (en) Semiconductor device card providing multiple working voltages
US9036685B2 (en) Connecting interface unit and memory storage device
KR102475458B1 (ko) 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
CN108206040B (zh) 一种上电复位电路
US7213120B2 (en) Circuit for prevention of unintentional writing to a memory, and semiconductor device equipped with said circuit
JP2010147979A (ja) 半導体装置およびパワーオンリセット回路の調整方法
US8022729B2 (en) Signal driver circuit having adjustable output voltage for a high logic level output signal
US8179734B2 (en) Semiconductor device
US7848170B2 (en) Nonvolatile semiconductor memory
CN102081954A (zh) 半导体电路
US9583174B1 (en) Semiconductor devices and semiconductor systems
KR20160136007A (ko) 전압 제어 장치, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법
US9601177B2 (en) Data retention control circuit, data writing method, data reading method, method of testing characteristics of ferroelectric storage device, and semiconductor chip
KR20070025000A (ko) 레퍼런스 전압 트리밍 장치
KR102488583B1 (ko) 메모리 장치 및 이의 기준전압 설정 방법
JP2009232304A (ja) 水晶発振器
JP2022033513A (ja) 半導体装置及びメモリシステム
JP2014191527A (ja) マイクロコンピュータ
TW201001423A (en) Nonvolatile semiconductor memory device
TWI838229B (zh) 介面電路與記憶體控制器
KR102724639B1 (ko) 저전력 환경에서 읽기 성능을 안정적으로 유지하는 스태틱 랜덤 엑세스 메모리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150