JP2023020014A - 発振器及びデバイス - Google Patents

Abstract

【課題】クロック信号の出力とデータ通信とを両立できる発振器、デバイス等の提供。
【解決手段】発振器４は、振動子１０と、振動子１０を用いて発振信号ＯＳＣを生成する発振回路３０と、クロック出力端子ＴＣＫと、クロック信号ＣＫをクロック出力端子ＴＣＫを介して外部の処理装置１００に出力する出力回路９０と、第１端子ＴＤＡと、データ信号ＤＡにより処理装置１００との通信を行うインターフェース回路８０と、を含み、通信において、出力回路９０は、通信のマスターである処理装置１００へクロック信号ＣＫを出力し、通信のスレーブであるインターフェース回路８０は、処理装置１００から送信された、クロック信号ＣＫに同期したデータ信号ＤＡを、第１端子ＴＤＡを介して受信する、又は、クロック信号ＣＫに同期してデータ信号ＤＡを、第１端子ＴＤＡを介して処理装置１００に送信する。
【選択図】 図１

Description

本発明は、発振器及びデバイス等に関する。

特許文献１には、非同期式のシリアル通信により、外部端子の数が限られている場合であってもシリアル通信を行うことが可能な電子回路デバイスが開示されている。また特許文献１では、データ信号のノイズによって誤ってシリアル通信が開始されたと認識されることを防止することができる電子回路デバイスとして、外部端子にバースト信号が入力されたことを検出するとシリアル通信が開始される電子回路デバイスが開示されている。

特開２００８－２５０５７６号公報

特許文献１に示される電子回路デバイスは非同期式シリアル通信であるため、ノイズが原因でシリアル通信に不具合が発生するおそれがある。

本開示の一態様は、振動子と、前記振動子を用いて発振信号を生成する発振回路と、クロック出力端子と、クロック信号を前記クロック出力端子を介して外部の処理装置に出力する出力回路と、第１端子と、データ信号により前記処理装置との通信を行うインターフェース回路と、を含み、前記通信において、前記出力回路は、前記通信のマスターである前記処理装置へ前記クロック信号を出力し、前記通信のスレーブである前記インターフェース回路は、前記処理装置から送信された、前記クロック信号に同期した前記データ信号を、前記第１端子を介して受信する、又は、前記クロック信号に同期して前記データ信号を、前記第１端子を介して前記処理装置に送信する発振器に関係する。

また本開示の他の態様は、クロック信号を生成するクロック信号生成回路と、クロック出力端子と、前記クロック信号を前記クロック出力端子を介して外部の処理装置に出力する出力回路と、第１端子と、データ信号により前記処理装置との通信を行うインターフェース回路と、を含み、前記通信において、前記出力回路は、前記通信のマスターである前記処理装置へ前記クロック信号を出力し、前記通信のスレーブである前記インターフェース回路は、前記処理装置から送信された、前記クロック信号に同期した前記データ信号を、前記第１端子を介して受信する、又は、前記クロック信号に同期して前記データ信号を、前記第１端子を介して前記処理装置に送信するデバイスに関係する。

本実施形態の発振器の構成例。 本実施形態の比較例における発振モードの説明図。 本実施形態の比較例における通信モードの説明図。 本実施形態における通信モードの説明図。 インターフェース回路のＩ／Ｏ回路の構成例。 本実施形態の通信プロトコルの例の説明図。 本実施形態の通信例を説明する信号波形図。 本実施形態の通信例を説明する信号波形図。 本実施形態の発振器の詳細な第１構成例。 本実施形態の発振器の詳細な第２構成例。 論理レベル「０」及び「１」を示すビットパターンの例。 ６端子の発振器において本実施形態を適用しない場合の説明図。 ６端子の発振器において本実施形態を適用した場合の説明図。 本実施形態のデバイスの構成例。 発振器の第１構造例。 発振器の第２構造例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．発振器
図１に本実施形態の発振器４の構成例を示す。また図１では発振器４及び処理装置１００を含む処理システム２００の構成例も示されている。発振器４は処理装置１００との間で通信を行うことが可能になっている。発振器４は振動子１０及び回路装置２０を含む。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、或いは双音叉型水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。或いは振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型、又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片によっても実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

回路装置２０は、発振器４においてクロック信号ＣＫの生成及び出力を行う。また回路装置２０は、データ信号ＤＡのデータ通信を行うこともできる。回路装置２０は、発振回路３０、出力回路９０及びインターフェース回路８０を含む。回路装置２０は、例えば半導体プロセスにより製造されるＩＣ（Integrated Circuit）であり、半導体基板上に回路素子が形成された半導体チップである。

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、振動子１０を発振させることで発振信号ＯＳＣを生成する。発振信号ＯＳＣは発振クロック信号である。一例としては発振回路３０は例えば３２ＫＨｚの周波数の発振信号ＯＳＣを生成する。但し発振周波数は３２ＫＨｚには限定されない。例えば発振回路３０は、振動子１０の一端及び他端に電気的に接続される発振用の駆動回路と、キャパシターや抵抗などの受動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路３０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路３０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。発振回路３０は、パッドＰＸ１、ＰＸ２を介して振動子１０に電気的に接続される。パッドＰＸ１、ＰＸ２は、振動子接続用のパッドである。発振回路３０の発振用の駆動回路は、パッドＰＸ１とパッドＰＸ２の間に設けられる。また本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

出力回路９０は、発振信号ＯＳＣに基づくクロック信号ＣＫを出力する。例えば出力回路９０は、発振回路３０から出力される発振クロック信号である発振信号ＯＳＣをバッファリングして、クロック信号ＣＫとして、クロック出力パッドＰＣＫに出力する。そして、このクロック信号ＣＫが発振器４のクロック出力端子ＴＣＫを介して外部に出力される。例えば出力回路９０は、シングルエンドのＣＭＯＳの信号形式でクロック信号ＣＫを出力する。なお出力回路９０が、ＣＭＯＳ以外の信号形式でクロック信号ＣＫを出力するようにしてもよい。

インターフェース回路８０は外部の処理装置１００等とのインターフェースとなる回路である。インターフェース回路８０は例えば図１に示す外部の処理装置１００との間で通信を行うための回路である。本実施形態では、図１において発振器４と処理装置１００の間でクロック信号ＣＫに同期したデータ信号ＤＡのデータ通信が第１端子ＴＤＡを介して行われる。具体的には、後述の図９、図１０で説明するように、温度検出データＤＴＤを処理装置１００に第１端子ＴＤＡを介して送信したり、発振回路３０で生成する発振周波数を設定するための周波数設定データＤＦＳを処理装置１００から第１端子ＴＤＡを介して受信することができる。インターフェース回路８０は例えばシリアルインターフェースの通信を行うシリアルインターフェース回路により実現できる。

電源パッドＰＶＤＤは、電源電圧ＶＤＤが供給されるパッドである。パッドは半導体チップである回路装置２０の端子である。例えばパッド領域では、絶縁層であるパシベーション膜から金属層が露出しており、この露出した金属層により回路装置２０の端子であるパッドが構成される。例えば外部の電源供給デバイスからの電源電圧ＶＤＤが電源パッドＰＶＤＤに供給される。グランドパッドＰＧＮＤは、グランド電圧であるＧＮＤが供給される端子である。ＧＮＤはＶＳＳと呼ぶこともでき、グランド電圧は例えば接地電位である。本実施形態ではグランドを、適宜、ＧＮＤと記載する。電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロック出力パッドＰＣＫ、第１パッドＰＤＡは、各々、発振器４の外部接続用の外部端子である電源端子ＴＶＤＤ、グランド端子ＴＧＮＤ、クロック出力端子ＴＣＫ、第１端子ＴＤＡに電気的に接続される。例えばこれらの各パッドと各端子は、パッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて電気的に接続される。

図１に示す処理システム２００は、発振器４と、発振器４に電気的に接続される処理装置１００を含む。なお、処理システム２００は、これ以外に例えば発振器４のクロック信号ＣＫに基づいて動作する装置等を含んでいてもよい。発振器４と処理装置１００は回路基板の配線等を介して電気的に接続される。この処理システム２００は、例えば電子機器に組み込まれる。電子機器は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。また電子機器は、センサーのメッシュネットワーク機器、ＩｏＴ（Internet of Things）機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

処理装置１００は前述したように、発振器４のインターフェース回路８０との間で通信を行う。具体的には処理装置１００はインターフェース回路１１０を含み、発振器４のインターフェース回路８０と処理装置１００のインターフェース回路１１０との間で通信が行われる。処理装置１００はデータ信号ＤＡが入出力されるデータ端子ＥＤＡと、クロック信号ＣＫが入力されるクロック入力端子ＥＣＫと、ＶＤＤが供給される電源端子ＥＶＤＤと、ＧＮＤが供給されるグランド端子ＥＧＮＤを有する。

処理装置１００は、例えばＭＰＵ（Micro Processor Unit）、ＭＣＵ（Micro Controller Unit）、ＣＰＵ（Central Processing Unit）などのプロセッサーやＡＳＩＣ（Application Specific Integrated Circuit）などの回路装置により実現できる。例えば外部装置である処理装置１００は、当該回路装置と、当該回路装置が実装される回路基板などを含んでもよい。

処理装置１００のインターフェース回路１１０は、クロック入力端子ＥＣＫに入力されるクロック信号ＣＫと、データ端子ＥＤＡにより入出力されるデータ信号ＤＡとにより、発振器４のインターフェース回路８０との間で通信を行う。当該通信においてスレーブである発振器４の出力回路９０は、マスターである処理装置１００にクロック信号ＣＫを出力する。ここで通信におけるマスターとは、複数の機器が協調して動作する際に、複数の機器の制御又は操作を司る機器を指し、スレーブとはマスターの制御下で動作する機器を指す。また以下において、適宜、処理装置１００を単にマスターと記載し、インターフェース回路８０又は発振器４を単にスレーブと記載する。マスターがクロック信号ＣＫを受信し、受信したクロック信号ＣＫに同期したデータ信号ＤＡをスレーブに送信する。そしてスレーブは、クロック信号ＣＫに同期した当該データ信号ＤＡを第１端子ＴＤＡを介して受信する。またスレーブは、クロック信号ＣＫに同期してデータ信号ＤＡを送信し、マスターは、受信したクロック信号ＣＫに基づいて、スレーブからのデータ信号ＤＡを受信する。このようにして、スレーブが出力したクロック信号ＣＫに基づいて、マスターとスレーブの間でクロック信号ＣＫに同期したデータ通信が行われる。

以上のように本実施形態の発振器４は、振動子１０と、振動子１０を用いて発振信号ＯＳＣを生成する発振回路３０と、クロック出力端子ＴＣＫと、クロック信号ＣＫをクロック出力端子ＴＣＫを介して外部の処理装置１００に出力する出力回路９０と、第１端子ＴＤＡと、データ信号ＤＡにより処理装置１００との通信を行うインターフェース回路８０を含む。

そして、この通信において、出力回路９０は、通信のマスターである処理装置１００へクロック信号ＣＫを出力する。即ち、通常はマスターが通信用のクロック信号を出力するのに対して、本実施形態ではスレーブ側の出力回路９０がクロック信号ＣＫを出力する。そして通信のスレーブであるインターフェース回路８０は、処理装置１００から送信された、クロック信号ＣＫに同期したデータ信号ＤＡを、第１端子ＴＤＡを介して受信する。即ち、マスターである処理装置１００が、スレーブからのクロック信号ＣＫに同期してデータ信号ＤＡを送信し、スレーブであるインターフェース回路８０が、送信されたデータ信号ＤＡを受信する。或いは、通信のスレーブであるインターフェース回路８０は、クロック信号ＣＫに同期してデータ信号ＤＡを、第１端子ＴＤＡを介して処理装置１００に送信する。即ち、スレーブであるインターフェース回路８０が、クロック信号ＣＫに同期してデータ信号ＤＡを送信し、マスターである処理装置１００が、送信されたデータ信号ＤＡを受信する。このようにすれば、スレーブ側が出力したクロック信号ＣＫに基づいて、通信のマスターである処理装置１００と、通信のスレーブであるインターフェース回路８０との間で、データ信号ＤＡの同期通信が可能になる。

また図１では、データ信号ＤＡのデータ線と、ＶＤＤの電源線との間にプルアップ用の抵抗ＲＰが設けられている。これにより、処理装置１００とインターフェース回路８０とを接続するデータ線がプルアップされるようになる。即ちデータ線がＶＤＤの電源電圧レベルにプルアップされた状態になる。このようにすれば、インターフェース回路８０と処理装置１００のいずれもが、データ線をローレベルに駆動しなかった場合に、データ線が、ＶＤＤの電源電圧レベルであるハイレベルにプルアップされるようになる。具体的には、インターフェース回路８０が後述の図５に示すオープンドレインのＮ型のトランジスターＴＲを有するＩ／Ｏ回路８２含み、インターフェース回路１１０がＩ／Ｏ回路１１２を含む場合に、トランジスターＴＲがオフになるとデータ線がハイレベルにプルアップされるようになる。これにより、データ線を用いたシリアルのデータ通信を実現することが可能になる。

なお図１では、データ信号ＤＡのデータ線と、ＶＤＤの電源線との間にプルアップ用の抵抗ＲＰを設けているが、このようなプルアップ用の抵抗ＲＰを設けない構成としてもよい。

図１に示す発振器４は、電源端子ＴＶＤＤとグランド端子ＴＧＮＤとクロック出力端子ＴＣＫと第１端子ＴＤＡを有する４端子の発振器になっている。このような端子数の少ない発振器４では、外部の処理装置１００との通信を如何にして実現するかが課題となる。

例えば図１の比較例として、発振器４の動作モードを発振モードと通信モードに切り替える手法が考えられる。例えば、製造、検査の際に動作モードを通信モードに切り替えることにより、少ない端子数でも外部の処理装置１００との通信を実現する手法である。図２及び図３はその概要を示している。

図２は発振器４が発振モードにある場合の動作状態を示す。発振モードにおいては、発振回路３０の発振信号ＯＳＣに基づくクロック信号ＣＫが、クロック出力端子ＴＣＫを介して外部の処理装置１００、外部装置ＳＡ及び外部装置ＳＢに送信され、処理装置１００等は当該クロック信号ＣＫに基づいて動作する。即ちスレーブである発振器４から出力されたクロック信号ＣＫに基づいて、マスターである処理装置１００や、他の外部装置ＳＡ等が動作する。

図３は発振器４が通信モードにある場合の動作状態を示す。通信モードにおいては、クロック出力端子ＴＣＫは通信用のシリアルクロック入力端子ＴＳＣＫに切り替えられており、出力イネーブル端子ＴＯＥである第１端子ＴＤＡがデータ通信用の端子に切り替えられている。通信モードにおいては、発振器４は例えば処理装置１００との間でシリアルインターフェースの通信を行う。具体的には、発振器４は処理装置１００が出力したシリアルクロック信号ＳＣＫをシリアルクロック入力端子ＴＳＣＫを介して受信し、データ通信用の端子に切り替えられた第１端子ＴＤＡを介してデータ信号ＤＡの通信が行われる。しかしながら、この比較例の手法では通信モードにおいて、クロック出力端子ＴＣＫがデータ通信用のシリアルクロック入力端子ＴＳＣＫに切り替わるため、発振器４のクロック信号ＣＫをクロック出力端子ＴＣＫから例えば処理装置１００に出力することができない。従って、処理装置１００が、このクロック信号ＣＫに基づいて動作している場合や、当該クロック信号ＣＫを用いて動作する外部装置ＳＡ等がある場合には、通信モードにおいて、処理装置１００や他の外部装置ＳＡ等が、クロック信号ＣＫに基づいて動作することができなくなってしまう。即ち通信モードにおいては、マスターである処理装置１００とスレーブである発振器４との間のデータ通信と、クロック信号ＣＫに基づき動作する処理装置１００や外部装置ＳＡ等の動作状態の継続とを両立することができない。

図４は、図１の本実施形態を適用した場合の通信状態を示す。前述したように本実施形態の構成によれば、スレーブである発振器４が出力するクロック信号ＣＫを用いて、マスターである処理装置１００とスレーブである発振器４の間のデータ通信が行われる。従って、上記の比較例の手法のように動作状態を通信モードに設定して、クロック出力端子ＴＣＫをデータ通信用のシリアルクロック入力端子ＴＳＣＫに切り替える必要がなくなる。このため、発振器４はクロック出力端子ＴＣＫから処理装置１００や外部装置ＳＡ等にクロック信号ＣＫを出力しながら、同時に、処理装置１００との間でクロック信号ＣＫに同期したデータ通信を行うことができるようになる。従って、マスターである処理装置１００とスレーブである発振器４との間のデータ通信と、クロック信号ＣＫに基づき動作する処理装置１００や外部装置ＳＡ等の動作状態の維持を両立して実現することが可能になる。

さらに本実施形態では、スレーブである発振器４は継続してクロック信号ＣＫを出力するため、消費電力を一定に保つことができる。このことは発振器４がより安定した周波数のクロック信号ＣＫを出力することに繋がる。即ち発振器４が継続してクロック信号ＣＫを出力する状態において、発振器４自体が発生する熱量は一定となり、発振器４と外部との熱の関係は一定に保たれる。しかし発振器４がクロック信号ＣＫの出力を中断すると、外部との熱の関係が変化し、発振器４の温度は一定に保たれなくなる。ここで発振器４の温度が変動すると、後述の図９の温度補償回路６０による温度補正が必要になり、安定した周波数のクロック信号ＣＫを生成することに影響を及ぼす。このためクロック信号ＣＫの周波数が変動してしまい、発振器４のクロック周波数特性が劣化してしまう。従って本実施形態によれば、発振器４が継続してクロック信号ＣＫを出力することにより、周波数の安定したクロック信号ＣＫを出力できるようになる。これにより、発振器４と処理装置１００との間でのデータ通信を可能にしながら、高品質の周波数特性のクロック信号ＣＫを処理装置１００や他の外部装置ＳＡに継続して供給することが可能になる。

例えばシリアルデータ通信においては、前述の図３のようにマスターがスレーブに対してデータ通信に使用されるシリアルクロック信号ＳＣＫを出力するのが一般的である。ここでマスターはデータ通信を行う通信期間において、スレーブに対してシリアルクロック信号ＳＣＫの出力を行う。当該通信期間以外の期間においては、スレーブとのデータ通信を同期させるためのシリアルクロック信号ＳＣＫは不要であり、電力の無駄な消費を抑えるためである。ここで、通信期間とは、具体的にはマスターからスレーブにデータ信号ＤＡの書き込みを行い又はスレーブからデータ信号ＤＡの読み出しを行う期間のことである。一方、本実施形態では、データ通信においてスレーブがマスターに代わってクロック信号ＣＫを出力する役割を担う。ここでスレーブは、マスターと異なり、処理システム２００に含まれる外部装置ＳＡ等の動作状態を維持するために、マスターとのデータ通信を行なわない期間であっても、クロック信号ＣＫを継続して出力する必要がある。このように本実施形態においては、スレーブである発振器４はデータ通信の期間以外の期間においても、クロック信号ＣＫを出力する出力回路９０を有している。

また本実施形態の発振器４は、発振器４の外部接続用の外部端子として、電源端子ＴＶＤＤ、グランド端子ＴＧＮＤ、クロック出力端子ＴＣＫ及び第１端子ＴＤＡの４端子を有する。電源端子ＴＶＤＤには例えば外部の電源供給デバイスからの電源電圧ＶＤＤが供給される。グランド端子ＴＧＮＤにはグランド電圧であるＧＮＤが供給される。ここでグランド電圧ＧＮＤは例えば接地電位である。クロック出力端子ＴＣＫは、出力回路９０により生成されたクロック信号ＣＫを外部に出力するために用いられる端子である。第１端子ＴＤＡは発振器４とスレーブがマスターとデータ通信を行うために用いられる端子である。

また前述した通り、発振器４の電源端子ＴＶＤＤ、グランド端子ＴＧＮＤ、クロック出力端子ＴＣＫ、第１端子ＴＤＡは、各々、回路装置２０の電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロック出力パッドＰＣＫ、第１パッドＰＤＡに電気的に接続される。

本実施形態によれば、外部端子の数が４端子のみに限られる発振器４において、処理装置１００と発振器４との間でデータ通信が行われているか否かに関わらず、発振器４から処理装置１００や外部装置ＳＡ等に正確なクロック信号ＣＫを継続して出力することが可能になる。

また本実施形態の発振器４において、第１端子ＴＤＡは、クロック信号ＣＫの出力のイネーブル又はディセーブルを切り替える出力イネーブル端子ＴＯＥであってもよい。

第１端子ＴＤＡが出力イネーブル端子ＴＯＥとして使用される場合には、第１端子ＴＤＡが例えばハイレベルなどのアクティブレベルに設定されたときに、出力回路９０がクロック信号ＣＫを外部に出力する。一方、第１端子ＴＤＡが例えばローレベルなどの非アクティブレベルに設定されたときには、出力回路９０は、例えばクロック信号ＣＫをローレベルなどの固定電圧レベルに設定する。このようにすれば、第１端子ＴＤＡはデータ信号の送受信だけでなく、発振器のクロック信号の出力のオン、オフを制御する端子としても機能させることができる。

図５に、図１のインターフェース回路８０に含まれるＩ／Ｏ回路８２の構成例を示す。Ｉ／Ｏ回路８２は、オープンドレインのＮ型のトランジスターＴＲと、入力バッファーＢＦを含む。また図５のＩＮ／ＯＵＴの端子は、図１の第１端子ＴＤＡに対応する。第１端子ＴＤＡは発振器４のデータ端子に対応する。

トランジスターＴＲのゲートには、内部回路からの出力信号ＯＵＴが例えばインバーターＩＶによりバッファリングされて入力される。例えば出力信号ＯＵＴがローレベルになり、トランジスターＴＲのゲートがハイレベルになると、トランジスターＴＲがオンになり、データ線がローレベルに駆動されるようになる。一方、出力信号ＯＵＴがハイレベルになり、トランジスターＴＲのゲートがローレベルになると、トランジスターＴＲがオフになる。この場合にデータ線は図１の抵抗ＲＰによりハイレベルにプルアップされた状態になる。これにより出力信号ＯＵＴを用いたデータ信号ＤＡの送信が可能になる。またＩＮ／ＯＵＴの端子は入力バッファーＢＦに接続されており、ＩＮ／ＯＵＴの端子の入力信号ＩＮは、入力バッファーＢＦによりバッファリングされて内部回路に入力される。これにより入力信号ＩＮを用いたデータ信号ＤＡの受信が可能になる。

また図１のプルアップ用の抵抗ＲＰを設けない構成とした場合には、図５のＩ／Ｏ回路８２には、オープンドレインのＮ型のトランジスターＴＲの代わりに、例えばＶＤＤとＧＮＤとの間に直列に設けられたＰ型のトランジスター及びＮ型のトランジスターにより構成されるプッシュプルの出力回路を設ければよい。

なお処理装置１００のインターフェース回路１１０に含まれるＩ／Ｏ回路１１２についても、図５のＩ／Ｏ回路８２と同様の構成になっている。

以下、本実施形態の処理システム２００において、マスターとスレーブの間で行われるデータ通信について説明する。図６は本実施形態の通信プロトコルの例の説明図である。図６の上段の図がデータライトの通信プロトコルを示しており、図６の下段の図がデータリードの通信プロトコルを示している。データライトの通信プロトコルにおいて、マスターが通信開始キーを送信し、スレーブであるインターフェース回路８０がこの通信開始キーを受信する。この場合にマスターは、スレーブからのクロック信号ＣＫに同期して通信開始キーを送信する。そしてスレーブであるインターフェース回路８０は、クロック信号ＣＫに同期した通信開始キーを受信し、受信した通信開始キーがプロトコルにしたがった適切なコードのキーであるか否かを判別し、適切なコードのキーである場合に通信が開始されたと判定する。データリード等の通信プロトコルにおいても、同様の手順で通信の開始がされたことの判定が行われる。このように本実施形態では、インターフェース回路８０は、処理装置１００から通信開始キーを受信したことを条件に通信を開始する。このようにすれば、適切なコードの通信開始キーがマスターからスレーブに送信されたことを条件に、マスターとスレーブとの間の通信が開始されるようになり、データ信号に含まれるノイズ等によって通信が開始されたと誤って判定される不具合を防止することができる。

図７及び図８は本実施形態の通信例を説明する信号波形図である。図７は、マスターがスレーブにデータを書き込むデータライトの場合の信号波形図である。このマスターによるデータライトは、スレーブのインターフェース回路８０のデータ受信に対応する。図８は、マスターがスレーブからデータを読み出すデータリードの場合の信号波形図である。このマスターによるデータリードは、スレーブのインターフェース回路８０のデータ送信に対応する。なお図７及び図８では、マスターがローレベルを出力する場合とスレーブがローレベルを出力する場合とを区別できるように、スレーブによるローレベルを、マスターによるローレベルよりも低い電位として模式的に示している。

図７のデータライトでは、マスターは通信開始キーを送信した後、ライトなのかリードなのかを指定するＲ／ＸＷを出力する。このＲ／ＸＷにおいて、Ｘは負論理を意味し、マスターは、データリードの場合にはハイレベルを出力し、データライトの場合はローレベルを出力する。図７ではデータライトであるため、マスターはＲ／ＸＷのＸＷとしてローレベルを出力している。即ち図５のマスター側のＩ／Ｏ回路１１２のオープンドレインのＮ型トランジスターがオンになることでローレベルが出力される。このように通信開始キーの後にマスターがローレベルを出力すると、スレーブは、スレーブのアクノリッジを示すＳＬＡを出力する。具体的にはスレーブは、ＳＬＡとして、ローレベルを出力する。前述したように、スレーブによるローレベルは、マスターによるローレベルと区別するために、図７では電位の低いローレベルとして模式的に記載されている。

マスターは、このようにスレーブがＳＬＡとしてローレベルを出力すると、スレーブに対するアドレスのライトを行う。このアドレスは、データの書き込み先となるスレーブのレジスターを指定するアドレスである。このアドレスライトにおいて、マスターがデータ信号ＤＡとしてアドレス情報を送信し、スレーブが、このアドレス情報を受信する。

マスターは、アドレスライトの後に、Ｐ／ＸＣを出力する。Ｐは、通信を停止するＳｔｏｐを意味し、ＸＣは、通信を継続するＣｏｎｔｉｎｕｅを意味する。またＸＣのＸは負論理を意味する。図７では通信を継続するため、マスターは、Ｐ／ＸＣのＸＣとしてローレベルを出力する。そしてマスターは、アドレスライトで指定されたアドレスに対して書き込むデータを、データ信号ＤＡとして送信する。これにより発振器４のレジスターのうち、指定されたアドレスのレジスターに対して、マスターからのデータが書き込まれるようになる。ここで書き込みアドレスは、スレーブにおいて自動的に更新される。このため、スレーブが通信の継続を示すＸＣを出力する限り、更新されたアドレスに対して順次、データが書き込まれていく。また図６及び図７において、一回で送信するデータは８ビットとして表記しているが、例えば４ビット、１６ビット等の所定のビット数のデータであってもよい。そしてマスターは、次に書き込むデータが無くなると、通信の停止を指示する１ビットのＰを出力し、データライトの通信を終了する。

図８のデータリードの場合も、マスターはまず通信開始キーを送信し、スレーブが当該通信開始キーを受信する。ここで、データリードの場合、図６の下段に示すように、まず読み出そうとするデータが書き込まれているアドレスの情報を指定するための通信が書き込みの動作モードにおいて行われる。即ち、マスターは通信開始キーの後に、書き込みの動作モードを示すＸＷの信号を送信する。そして、スレーブがアクノリッジを示すＳＬＡを出力する。具体的にはスレーブは、ＳＬＡとしてローレベルを出力する。ＳＬＡの信号を受信したマスターは、指定アドレスの情報をスレーブに送信する。アドレス情報を受信したスレーブは、通信の停止を指示する１ビットのＰを出力し、一旦ライトモードの通信を停止させる。図８は、その後、マスターとスレーブの間で行われるデータ通信の波形を示す。マスターは、再度、通信開始キーを送信し、その後、読み出しを示すＲとしてハイレベルを出力する。これを受信したスレーブは、アクノリッジを示すＳＬＡを出力する。その後、スレーブは当該指定アドレスに書き込まれた情報を読み出し、マスターに送信する。そして、マスターから通信の継続を意味するＸＣが送信される。ここで読み出しを行うアドレスは、スレーブにおいて自動更新される。このため、マスターが通信の継続を示すＸＣを出力する限り、スレーブは順次、次のアドレスのデータの読出しを行い、マスターに送信する。また図６及び図８において、一回で送信するデータは８ビットとして表記しているが、例えば４ビット、１６ビット等の所定のビット数のデータであってもよい。そして次に読み出すデータが無くなると、マスターは通信の停止を指示する１ビットのＰを出力し、データリードの通信を終了する。

このように本実施形態では、図６、図７のデータライトの際には、インターフェース回路８０は、所定ビット数の第１データを受信した後に、処理装置１００がローレベルを出力したときに、通信が継続されたと判断して、所定ビット数の次の第２データを受信する。即ち図６、図７のマスターによるデータライトにおいては、スレーブであるインターフェース回路８０は、所定ビット数である８ビットの第１データを受信する。具体的にはマスターが送信した第１データが受信されて、レジスターに書き込まれる。なお所定ビット数は８ビットには限定されず、１６ビット、３２ビット等であってもよい。そして処理装置１００が、第１データの送信後、通信の継続を指示するＸＣとしてローレベルを出力すると、インターフェース回路８０は、通信が継続されたと判断する。そして処理装置１００が、ＸＣとしてローレベルを出力した後、第２データを送信すると、インターフェース回路８０は、送信された第２データを受信し、受信された第２データがレジスターに書き込まれる。このようにすればインターフェース回路８０は、第１データの受信後、処理装置１００がローレベルを出力したか否かを検出することで、通信が継続されるか否かを判断して、次の第２データを受信できるようになる。これによりインターフェース回路８０は、第１データ、第２データというような所定ビット数の複数のデータを連続して受信できるようになる。また処理装置１００が、第１データの送信後、ローレベルを出力しない場合には、図５に示すように、データ線が抵抗ＲＰによりプルアップされることでハイレベルに設定されるため、インターフェース回路８０は、通信が継続されずに停止したと判断できるようになる。

また本実施形態では、図６、図８のデータリードの際には、インターフェース回路８０は、所定ビット数の第１データを送信した後に、処理装置１００がローレベルを出力したときに、通信が継続されたと判断して、所定ビット数の次の第２データを送信する。即ち図６、図８のマスターによるデータリードにおいては、スレーブであるインターフェース回路８０は、所定ビット数である８ビットの第１データを送信する。そしてその後に、処理装置１００が、通信の継続を指示するＸＣとしてローレベルを出力すると、インターフェース回路８０は、通信が継続されたと判断して、次の第２データを送信する。このようにすればインターフェース回路８０は、第１データの送信後、処理装置１００がローレベルを出力したか否かを検出することで、通信が継続されるか否かを判断して、次の第２データを送信できるようになる。これによりインターフェース回路８０は、第１データ、第２データというような所定ビット数の複数のデータを連続して送信できるようになる。またインターフェース回路８０による第１データの送信後、処理装置１００がローレベルを出力しない場合には、データ線が抵抗ＲＰによりプルアップされることでハイレベルに設定されるため、インターフェース回路８０は、通信が継続されずに停止したと判断できるようになる。

２．詳細な構成例
図９は本実施形態の発振器４の詳細な第１構成例である。詳細な第１構成例の発振器４は、図１の構成に加えて、温度センサー回路４０及び温度補償回路６０を含む。

温度センサー回路４０は、振動子１０や回路装置２０の環境温度などの温度を測定し、その結果を温度検出データＤＴＤとして出力する。ここで、温度検出データＤＴＤは、検出された温度を特定するためのデータであり、検出された温度に対応づけられるデータである。温度検出データＤＴＤは、発振器４の動作温度範囲において、温度に対して例えば単調増加又は単調減少するデータである。温度センサー回路４０としては、例えばリングオシレーターの発振周波数が温度依存性を有することを利用した温度センサー回路よって実現できる。具体的には、温度センサー回路４０は、リングオシレーターとカウンターを含む。カウンターは、発振回路３０からの発振信号ＯＳＣに基づくクロック信号ＣＫにより規定されるカウント期間において、リングオシレーターの発振信号である出力パルス信号をカウントし、そのカウント値を温度検出データＤＴＤとして出力する。なお温度センサー回路４０は上記に限定されず、例えばＰＮ接合の順方向電圧が温度依存性を有することを利用して温度検出電圧を出力するアナログの温度センサーと、温度検出電圧をＡ／Ｄ変換して温度検出データＤＴＤを出力するＡ／Ｄ変換回路と、を含んでもよい。

温度補償回路６０は、温度センサー回路４０からの温度検出データＤＴＤに基づいて温度補償処理を行う。温度補償処理は、例えば温度変動による発振周波数の変動を抑制して補償する処理である。即ち温度補償回路６０は、温度変動があった場合にも周波数が一定になるように、発振回路３０の発振周波数の温度補償処理を行う。具体的には温度補償回路６０は、温度センサー回路４０からの温度検出データＤＴＤを用いて行われたデジタル演算に基づく温度補償処理を行う。

また本実施形態では、発振回路３０は可変容量回路３２を含む。発振回路３０は、この可変容量回路３２の容量の調整により、発振周波数を調整できるようになっている。可変容量回路３２は、例えばキャパシターアレイと、キャパシターアレイに接続されるスイッチアレイを含む。なお可変容量回路３２を、バラクターなどの可変容量素子により実現することも可能である。可変容量回路３２のスイッチアレイのスイッチは、温度補償回路６０からの周波数調整データに基づいてオン、オフされる。例えば可変容量回路３２は、容量値がバイナリーに重み付けされた複数のキャパシターを有する第１キャパシターアレイを含む。また可変容量回路３２は、各スイッチが、第１キャパシターアレイの各キャパシターとパッドＰＸ１との間の接続のオン、オフを行う複数のスイッチを有する第１スイッチアレイを含む。また可変容量回路３２として、第１キャパシターアレイ及び第１スイッチアレイを有し、パッドＰＸ１に接続される第１可変容量回路と、第２キャパシターアレイ及び第２スイッチアレイを有し、パッドＰＸ２に接続される第２可変容量回路を設けてもよい。第１スイッチアレイ及び第２スイッチアレイのスイッチは、周波数調整データに基づきオン、オフされる。

即ち、図９に示す詳細な第１構成例において、温度センサー回路４０は、振動子１０や回路装置２０の環境温度などの温度を測定し、その結果を温度検出データＤＴＤとして、温度補償回路６０及びインターフェース回路８０に出力する。そして温度補償回路６０は、温度センサー回路４０から受信した温度検出データＤＴＤに基づいて、温度変動による発振信号ＯＳＣの発振周波数の変動を抑制して補償する処理を行う。具体的には、温度検出データＤＴＤに基づいて周波数調整データを求め、求められた周波数調整データに基づいて発振回路３０の可変容量回路３２の容量値の調整を行う。このようにして、本実施形態の発振器４では、発振回路３０の出力する発振周波数の温度補償処理が可能になる。

またインターフェース回路８０は、温度検出データＤＴＤをデータ信号ＤＡとして、第１端子ＴＤＡを介して外部の処理装置１００に送信する。具体的には処理装置１００は、インターフェース回路１１０を有しており、このインターフェース回路１１０が温度検出データＤＴＤを受信する。このように本実施形態の発振器４では、温度検出データＤＴＤがインターフェース回路８０から第１端子ＴＤＡを介して外部の処理装置１００に送信される。これにより温度検出データＤＴＤに対応する温度の測定が可能になる。

図９に示す詳細な第１構成例の適用例として、例えばマイクロコンピューターなどの処理装置１００が有するＲＴＣの回路に、発振器４からの３２ＫＨｚのクロック信号ＣＫを供給して、ＲＴＣでのカレンダーの計時処理を実現する例が考えられる。この場合にはカレンダーの計時処理は停止することなく実行する必要があるため、発振器４からのクロック信号ＣＫは、処理装置１００のＲＴＣの回路に常時に供給される必要がある。一方、処理装置１００は、このようなカレンダーの計時処理を行いながら、例えば環境の温度を検出して、温度が上限を超えたり、下限を下回った場合に、警告の報知処理を行う場合がある。この場合に処理装置１００は、発振器４の温度センサー回路４０の温度検出データＤＴＤを有効利用して、発振器４からインターフェース回路８０を介して出力される温度検出データＤＴＤに基づき温度を検出することで、警告の報知処理を実行できるようになる。このような場合、図９の構成によれば、発振器４からの温度検出データＤＴＤを処理装置１００に送信することができ、同時に、当該データ通信の期間及びそれ以外の期間において、発振器４のクロック信号ＣＫを処理装置１００のＲＴＣの回路に継続して供給することができるため、カレンダーの計時処理が実現できるようになる。即ち処理装置１００は、温度検出データＤＴＤに基づく温度検出と、クロック信号ＣＫに基づくカレンダーの計時処理を両立して実行することが可能になる。

図１０は本実施形態の発振器４の詳細な第２構成例である。詳細な第２構成例の発振器４は、図１の構成に加えてＰＬＬ回路３６を含む。

ＰＬＬ回路３６は、基準クロック信号となる発振信号ＯＳＣの周波数を逓倍した周波数のクロック信号ＣＫを生成する。具体的には、ＰＬＬ回路３６は電圧制御発振回路を有し、基準クロック信号である発振信号ＯＳＣと、フィードバッククロック信号との位相比較を行って逓倍された周波数のクロック信号ＣＫを生成する。ＰＬＬ回路３６としては例えば周波数の分数逓倍が可能なフラクショナル－Ｎ型のＰＬＬ回路を用いてもよい。

ＰＬＬ回路３６は発振回路３０と出力回路９０の間に設けられている。まずマスターである処理装置１００が送信した周波数設定データＤＦＳを、第１端子ＴＤＡを介してスレーブであるインターフェース回路８０が受信する。ここで周波数設定データＤＦＳとは、発振器４が出力するクロック信号ＣＫのクロック周波数を設定するための情報を含むデータであり、当該データの内容は処理装置１００において設定することができる。次にインターフェース回路８０が受信した当該周波数設定データＤＦＳが、ＰＬＬ回路３６に設定される。例えば不図示の制御回路が、周波数設定データＤＦＳをＰＬＬ回路３６に設定する。そしてＰＬＬ回路３６において、周波数設定データＤＦＳに基づき、所定の周波数のクロック信号ＣＫを生成する処理が行われる。そしてＰＬＬ回路３６が生成したクロック信号ＣＫが、出力回路９０及びインターフェース回路８０に入力される。出力回路９０は、当該クロック信号ＣＫをクロック出力端子ＴＣＫを介して処理装置１００に出力し、このクロック信号ＣＫが、処理装置１００の動作クロックとして用いられる。或いはクロック信号ＣＫは、他の外部装置ＳＡ等の動作クロックとしても用いられる。またこのクロック信号ＣＫは、マスターとスレーブの間で行うシリアルデータ通信に用いられるシリアルクロック信号としても用いられる。即ち本実施形態の詳細な第２構成例によれば、周波数設定データＤＦＳを用いて発振器４が出力するクロック信号ＣＫの周波数を所望の周波数に設定することができ、処理装置１００や他の外部装置ＳＡ等に必要な種々の周波数のクロック信号ＣＫを生成できるようになる。

さて例えば図１０のような構成によりクロック信号ＣＫの周波数が高い周波数に設定された場合に、処理装置１００と発振器４との間の通信は、高い周波数のクロック信号ＣＫを用いて行うことになるため、適正な通信を実現できなくなるおそれがある。このような場合には例えば図１１で説明するような手法を採用すればよい。

例えば図１１では、所定のビットパターンの波形を、それぞれ論理レベル「０」と「１」に定義した場合を示している。図１１の上段の波形パターンは、例えば論理レベル「０」に対応する波形パターンであり、図１１の下段の波形パターンは、例えば論理レベル「１」に対応する波形パターンである。論理レベル「０」に対応する波形パターンは、例えばクロック信号ＣＫの８クロック期間のローレベルのデータ信号ＤＡが出力された後に、クロック信号ＣＫの４クロック期間のハイレベルのデータ信号ＤＡが出力されるパターンである。論理レベル「１」に対応する波形パターンは、例えばクロック信号ＣＫの４クロック期間のローレベルのデータ信号ＤＡが出力された後に、クロック信号ＣＫの８クロック期間のハイレベルのデータ信号ＤＡが出力されるパターンである。即ち、ローレベルのパルス長とハイレベルのパルス長の比を判別することで、論理レベル「０」と「１」の判定が行われる。なおｎを１以上の整数とした場合に、ｎクロック期間とは、クロック信号ＣＫのｎクロック数分の長さの期間である。

例えば図７、図８では、１ビットの通信期間が、１クロック数分の長さの期間である１クロック期間となっている。クロック信号ＣＫの周波数が例えば３２ｋＨｚ等の低い周波数である場合には、１ビットの通信期間が１クロック期間であっても、問題なく通信を行える。しかしながら、クロック信号ＣＫの周波数が例えば数ＭＨｚ～数十ＭＨｚというように高い周波数である場合には、１クロック期間が短くなり、１ビットの通信期間が短くなることで、通信エラーが発生してしまう。例えばマスターが送信した１ビットの情報の受信に、スレーブが失敗したり、スレーブが送信した１ビットの情報の受信に、マスターが失敗するなどの通信エラーが発生する。このような場合には、ビットの論理レベルが「０」の場合には、例えば図１１の上段の波形パターンで情報を通信し、ビットの論理レベルが「１」の場合には、例えば図１１の下段の波形パターンで情報を通信する。このようにすれば、マスターが送信した１ビットの情報の受信に、スレーブが失敗したり、スレーブが送信した１ビットの情報の受信に、マスターが失敗するなどの通信エラーが発生するのを防止できるようになる。これにより、マスターとスレーブの間での信頼性の高い安定した通信を実現することが可能になる。

本実施形態における発振器４では、シリアル通信が可能な周波数よりも高い周波数のクロック信号ＣＫを出力する場合がある。例えば図１０に示すように、ＰＬＬ回路３６により発振回路３０の発振信号の周波数を逓倍した周波数のクロック信号ＣＫを発振器４が出力する場合などである。このように発振器４が出力するクロック信号ＣＫの周波数が高い場合には、図１１に示すように論理レベル「０」と「１」に対応する所定の波形パターンを定義して通信を行う手法が有効である。

以上では、発振器４の外部端子の数が４端子である場合について例にとり説明したが、発振器４の外部端子の数は４端子には限定されず、５端子以上であってもよい。例えば図１２、図１３を用いて、発振器４の外部端子の数が６端子である場合について説明する。

図１２は本実施形態を適用しない場合の発振器４の通信モードの状態を示す図である。図１２の発振器４は、電源端子ＴＶＤＤ、グランド端子ＴＧＮＤ、クロック出力端子ＴＣＫ、出力イネーブル端子ＴＯＥ、データ端子である第１端子ＴＤＡ、シリアルクロック入力端子ＴＳＣＫを有する６端子の発振器である。なお図１２の発振器４において外部端子以外の構成要素については、通信状態の差異に着目するため、簡略化して表記されている。図１３についても同様である。

図１２において、発振器４は、クロック信号ＣＫをマスターである外部の処理装置１００や外部装置ＳＡ等に出力する。またマスターである処理装置１００は、スレーブである発振器４との間のデータ通信のための通信クロックとして、シリアルクロック信号ＳＣＫを、シリアルクロック入力端子ＥＳＣＫを介して出力する。ここで、処理装置１００が出力するシリアルクロック信号ＳＣＫの周波数は、発振器４が出力するクロック信号ＣＫの周波数とは、通常、異なっている。このため、通信用のシリアルクロック信号ＳＣＫがクロック信号ＣＫに干渉して、クロック信号ＣＫにジッターノイズ等のノイズを発生させてしまう。即ち、発振器４から出力されるクロック信号ＣＫと、処理装置１００からの通信用のシリアルクロック信号ＳＣＫは非同期となっているため、通信用のシリアルクロック信号ＳＣＫによるノイズが、クロック信号ＣＫに重畳されて、クロック信号ＣＫに対してジッターノイズ等のノイズが発生してしまう。これによって、クロック信号ＣＫのクロック信号特性が低下して、当該クロック信号ＣＫに基づいて動作する処理装置１００や外部装置ＳＡ、外部装置ＳＢの動作状態にも悪影響を与えることになる。

この点、図１３に示すように本実施形態を適用した構成では、マスターが出力する通信用のシリアルクロック信号ＳＣＫに代えて、スレーブである発振器４が出力するクロック信号ＣＫを用いて、データ通信が行われる。即ち発振器４が外部に出力するクロック信号ＣＫは、処理装置１００等の動作のためのクロック信号として用いられると同時に、マスターとスレーブの間の通信用のクロック信号としても用いられる。従って、図１２の場合のように、通信用のシリアルクロック信号ＳＣＫによるノイズが、クロック信号ＣＫに重畳して、クロック信号特性が低下するというような問題が発生することを効果的に防止できるようになる。

３．デバイス
図１４に本実施形態のデバイス５の構成例を示す。また図１４では、デバイス５と処理装置１００を含む処理システム２００の構成も示されている。デバイス５は処理装置１００との間でデータ通信を行う。デバイス５は回路装置２０を含む。回路装置２０はインターフェース回路８０、出力回路９０及びクロック信号生成回路３４を含む。

図１４に示す本実施形態のデバイス５は、クロック信号ＣＫを生成するクロック信号生成回路３４と、クロック出力端子ＴＣＫと、クロック信号ＣＫをクロック出力端子ＴＣＫを介して外部の処理装置１００に出力する出力回路９０と、第１端子ＴＤＡと、データ信号ＤＡにより処理装置１００との通信を行うインターフェース回路８０を含む。そして通信において、出力回路９０は、通信のマスターである処理装置１００にクロック信号ＣＫを出力する。また通信のスレーブであるインターフェース回路８０は、処理装置１００から送信された、クロック信号ＣＫに同期したデータ信号ＤＡを、第１端子ＴＤＡを介して受信する、又は、クロック信号ＣＫに同期してデータ信号ＤＡを、第１端子ＴＤＡを介して処理装置１００に送信する。

ここでクロック信号生成回路３４はクロック信号ＣＫを生成する回路である。クロック信号生成回路３４は例えば水晶発振、ＬＣ発振、ＣＲ発振又はセラミック素子を使った発振等により、クロック信号ＣＫを生成する。

本実施形態によれば、デバイス５が出力するクロック信号ＣＫを用いて処理装置１００とデバイス５の間のデータ通信を行うことができる。従って、デバイス５の外部端子の数が少ない場合でも、デバイス５からのクロック信号ＣＫの出力と、処理装置１００とデバイス５の間のデータ通信を両立して行うことが可能になる。或いは前述の図１２、図１３で説明したように、通信用のシリアルクロック信号ＳＣＫによるノイズがクロック信号ＣＫに重畳されて、クロック信号特性が低下してしまう事態を防止することが可能になる。

なお図１４のデバイス５としては、発振器４以外にも種々のデバイスを想定できる。例えばデバイス５は、ジャイロセンサーや加速度センサーなどのセンサーデバイス、表示パネルに画像を表示する表示デバイス、所定の通信規格で通信を行う通信デバイス、プリンターの所定の機構を駆動する駆動デバイス又は電源の供給や制御を行う電源デバイス等であってもよい。そして本実施形態の回路装置２０も、デバイス５に組み込まれるものには限定されず、上述のセンサーデバイス、表示デバイス、通信デバイス又は電源デバイス等に組み込まれるＩＣ（Integrated Circuit）であってもよい。例えばデバイス５がジャイロセンサーである場合には、回路装置２０は、ジャイロセンサーの振動子を駆動する駆動回路や、振動子１０からのセンサー信号の検出を行う検出回路などを含むことができる。デバイス５が加速度センサーである場合には、回路装置２０は、ＭＥＭＳ（Micro Electro Mechanical Systems）等により実現される加速度のセンサー素子の駆動回路や検出回路を含むことができる。センサーが表示デバイスである場合には、回路装置２０は表示パネルの駆動回路や表示データの処理を行うロジック回路などを含むことができる。

センサーが通信デバイスである場合には、回路装置２０は、通信の物理層回路やリンク層回路やロジック回路を含むことができる。このように回路装置２０としては種々の構成の回路を採用できる。そして上記の各々の場合において、回路装置２０はインターフェース回路８０を有しており、マスターである処理装置１００との間でデータ通信を行う。

図１５に本実施形態の発振器４の第１構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０の端子にバンプＢＭＰが形成されている。そして回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的に接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部の装置に接続される。外部配線は、例えば外部の装置が実装される回路基板に形成される配線などである。これにより外部の装置に対してクロック信号などを出力できるようになる。

なお図１５では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が上方に向くように回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように回路装置２０を実装する。

図１６に発振器４の第２構造例を示す。発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有し、パッケージ１５は、ベース１６とリッド１７を有する。ベース１６は、中間基板である第１基板６と、第１基板６の上面側に積層された略矩形フレーム形状の第２基板７と、第１基板６の底面側に積層された略矩形フレーム形状の第３基板８を有する。そして、第２基板７の上面にはリッド１７が接合され、第１基板６と第２基板７とリッド１７とにより形成された収容空間Ｓ１に、振動子１０が収容されている。例えば収容空間Ｓ１に振動子１０が気密封止されており、望ましくは真空に近い状態である減圧状態になっている。これにより、振動子１０を衝撃、埃、熱、湿気等から好適に保護することができる。また第１基板と第３基板８とにより形成された収容空間Ｓ２に、半導体チップである回路装置２０が収容されている。また第３基板８の底面には、発振器４の外部接続用の電極端子である外部端子１８、１９が形成されている。

また収容空間Ｓ１においては、振動子１０が、導電性の接続部ＣＤＣ１、ＣＤＣ２により、第１基板６の上面に形成された不図示の第１電極端子、第２電極端子に接続される。導電性の接続部ＣＤＣ１、ＣＤＣ２は、例えば金属バンプ等の導電性のバンプにより実現してもよいし、導電性の接着剤により実現してもよい。具体的には、例えば音叉型の振動子１０の一端に形成された不図示の第１電極パッドが、導電性の接続部ＣＤＣ１を介して、第１基板６の上面に形成された第１電極端子に接続される。そして第１電極端子は回路装置２０のパッドＰＸ１に電気的に接続される。また音叉型の振動子１０の他端に形成された不図示の第２電極パッドが、導電性の接続部ＣＤＣ２を介して、第１基板６の上面に形成された第２電極端子に接続される。そして第２電極端子は回路装置２０のパッドＰＸ２に電気的に接続される。これにより振動子１０の一端及び他端を、導電性の接続部ＣＤＣ１、ＣＤＣ２を介して、回路装置２０のパッドＰＸ１、ＰＸ２に電気的に接続できるようになる。また半導体チップである回路装置２０の複数のパッドには導電性のバンプＢＭＰが形成され、これらの導電性のバンプＢＭＰが、第１基板６の底面に形成された複数の電極端子に接続される。そして回路装置２０のパッドに接続された電極端子は、内部配線等を介して発振器４の外部端子１８、１９に電気的に接続される。

なお発振器４は、ウェハレベルパッケージ（ＷＬＰ）の発振器であってもよい。この場合には発振器４は、半導体基板と、半導体基板の第１面と第２面との間を貫通する貫通電極とを有するベースと、半導体基板の第１面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子１０と、半導体基板の第２面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第１面又は第２面に、回路装置２０となる集積回路が形成される。この場合には、振動子１０及び集積回路が配置された複数のベースが形成された第１半導体ウェハーと、複数のリッドが形成された第２半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器４の個片化を行う。このようにすれば、ウェハレベルパッケージの発振器４の実現が可能になり、高スループット、且つ、低コストでの発振器４の製造が可能になる。

以上に説明したように本実施形態の発振器は、振動子と、振動子を用いて発振信号を生成する発振回路と、クロック出力端子と、クロック信号をクロック出力端子を介して外部の処理装置に出力する出力回路と、第１端子と、データ信号により処理装置との通信を行うインターフェース回路と、を含み、通信において、出力回路は、通信のマスターである処理装置へクロック信号を出力し、通信のスレーブであるインターフェース回路は、処理装置から送信された、クロック信号に同期したデータ信号を、第１端子を介して受信する、又は、クロック信号に同期してデータ信号を、第１端子を介して処理装置に送信する発振器に関係する。

本実施形態によれば、発振器が出力するクロック信号を用いて処理装置と発振器との間のデータ通信を行うことができる。従って、発振器からのクロック信号の出力と、マスターである外部装置とスレーブである発振器の間のデータ通信を両立して行うことが可能になる。

また本実施形態では、第１端子は、クロック信号の出力のイネーブル又はディセーブルを切り替える出力イネーブル端子であってもよい。

このようにすれば、第１端子をデータ信号の送受信だけでなく、発振器のクロック信号の出力のオン、オフを制御する端子としても機能させることができる。

また本実施形態では、インターフェース回路は、処理装置から通信開始キーを受信したことを条件として、通信を開始してもよい。

このようにすれば、マスターからスレーブに適切なコードの通信開始キーが送信されたことを条件に、マスターとスレーブとの間の通信が開始されるため、データ信号に含まれるノイズ等によって、通信が開始されたと誤って判定される不具合を防止することができる。

また本実施形態では、電源端子と、グランド端子と、クロック出力端子と、第１端子とを含む４端子の発振器であってもよい。

このようにすれば、外部端子の数が４端子のみである発振器において、マスターである外部装置とスレーブである発振器との間でデータ通信が行われているか否かに関わらず、発振器からクロック信号を継続的に出力することができる。

また本実施形態では、出力回路は、通信の期間以外の期間においてもクロック信号を出力してもよい。

このようにすれば、発振器が通信のスレーブとしてクロック信号を出力し、処理装置又は他の外部装置等の動作状態を維持させることができる。

また本実施形態では、処理装置とインターフェース回路を接続するデータ線はプルアップされており、インターフェース回路はオープンドレインのＮ型トランジスターを有するＩ／Ｏ回路を含んでいてもよい。

このようにすれば、マスターとスレーブのいずれもが、オープンドレインのＮ型トランジスターによりデータ信号のデータ線をローレベルに駆動しない場合にも、データ線がハイレベルにプルアップされるようになるため、データ線を用いたシリアルのデータ通信が可能になる。

また本実施形態では、インターフェース回路は、所定ビット数の第１データを受信した後に、処理装置がローレベルを出力したときに、通信が継続されたと判断して、所定ビット数の次の第２データを受信してもよい。

このようにすれば、インターフェース回路は、所定のビット数の単位でデータ信号を連続して受信できるようになり、処理装置がローレベルを出力しない場合には、通信が停止したと判断することができる。

また本実施形態では、インターフェース回路は、所定ビット数の第１データを送信した後に、処理装置がローレベルを出力したときに、通信が継続されたと判断して、所定ビット数の次の第２データを送信してもよい。

このようにすれば、インターフェース回路は、所定のビット数の単位でデータ信号を連続して送信できるようになり、処理装置がローレベルを出力しない場合には、通信が停止したと判断することができる。

また本実施形態では、温度検出データを出力する温度センサー回路と、温度検出データに基づいて発振信号の発振周波数を温度補償する温度補償回路と、を含んでいてもよく、インターフェース回路は、温度検出データを第１端子を介して処理装置に送信してもよい。

このようにすれば、温度検出データに基づく発振周波数の温度補償が可能になると共に、マスターである処理装置において、温度検出データを用いた温度検出等も可能になる。

また本実施形態では、インターフェース回路は、クロック信号の周波数設定データを第１端子を介して処理装置から受信してもよい。

このようにすれば、発振器がクロック信号を出力しながら、処理装置からの周波数設定データにより、発振器が出力するクロック信号の周波数を所望の周波数に設定できるようになる。

また本実施形態のデバイスは、クロック信号を生成するクロック信号生成回路と、クロック出力端子と、クロック信号をクロック出力端子を介して外部の処理装置に出力する出力回路と、第１端子と、データ信号により処理装置との通信を行うインターフェース回路と、を含み、通信において、出力回路は、通信のマスターである処理装置へクロック信号を出力し、通信のスレーブであるインターフェース回路は、処理装置から送信された、クロック信号に同期したデータ信号を、第１端子を介して受信する、又は、クロック信号に同期してデータ信号を、第１端子を介して処理装置に送信するデバイスに関係する。

本実施形態によれば、デバイスが出力するクロック信号を用いて処理装置とデバイスの間のデータ通信を行うことができる。従って、デバイスからのクロック信号の出力と、マスターである外部装置とスレーブであるデバイスの間のデータ通信を両立して行うことが可能になる。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また発振器、デバイス及び処理装置等の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、５…デバイス、６…第１基板、７…第２基板、８…第３基板、１０…振動子、１５…パッケージ、１６…ベース、１７…リッド、１８…外部端子、１９…外部端子、２０…回路装置、３０…発振回路、３２…可変容量回路、３４…クロック信号生成回路、３６…ＰＬＬ回路、４０…温度センサー回路、６０…温度補償回路、８０…インターフェース回路、８２…Ｉ／Ｏ回路、９０…出力回路、１００…処理装置、１１０…インターフェース回路、１１２…Ｉ／Ｏ回路、２００…処理システム、ＢＦ…入力バッファー、ＢＭＰ…バンプ、ＣＤＣ１、ＣＤＣ２…接続部、ＣＫ…クロック信号、ＤＡ…データ信号、ＤＦＳ…周波数設定データ、ＤＴＤ…温度検出データ、ＥＣＫ…クロック入力端子、ＥＤＡ…データ端子、ＥＧＮＤ…グランド端子、ＥＶＤＤ…電源端子、ＧＮＤ…グランド電圧、ＩＮ…入力信号、ＩＶ…インバーター、ＯＳＣ…発振信号、ＯＵＴ…出力信号、ＰＣＫ…クロック出力パッド、ＰＤＡ…第１パッド、ＰＧＮＤ…グランドパッド、ＰＶＤＤ…電源パッド、ＰＸ１…パッド、ＰＸ２…パッド、ＲＰ…抵抗、ＳＡ…外部装置、ＳＢ…外部装置、ＳＣＫ…シリアルクロック信号、ＴＣＫ…クロック出力端子、ＴＤＡ…第１端子、ＴＧＮＤ…グランド端子、ＴＯＥ…出力イネーブル端子、ＴＲ…トランジスター、ＴＳＣＫ…シリアルクロック入力端子、ＴＶＤＤ…電源端子、ＶＤＤ…電源電圧

Claims (11)

1. 振動子と、
   前記振動子を用いて発振信号を生成する発振回路と、
   クロック出力端子と、
   クロック信号を前記クロック出力端子を介して外部の処理装置に出力する出力回路と、
   第１端子と、
   データ信号により前記処理装置との通信を行うインターフェース回路と、
   を含み、
   前記通信において、
   前記出力回路は、
   前記通信のマスターである前記処理装置へ前記クロック信号を出力し、
   前記通信のスレーブである前記インターフェース回路は、
   前記処理装置から送信された、前記クロック信号に同期した前記データ信号を、前記第１端子を介して受信する、
   又は、前記クロック信号に同期して前記データ信号を、前記第１端子を介して前記処理装置に送信することを特徴とする発振器。
2. 請求項１に記載の発振器において、
   前記第１端子は、前記クロック信号の出力のイネーブル又はディセーブルを切り替える出力イネーブル端子であることを特徴とする発振器。
3. 請求項１又は２に記載の発振器において、
   前記インターフェース回路は、
   前記処理装置から通信開始キーを受信したことを条件として、前記通信を開始することを特徴とする発振器。
4. 請求項１乃至３のいずれか一項に記載の発振器において、
   電源端子と、グランド端子と、前記クロック出力端子と、前記第１端子とを含む４端子の発振器であることを特徴とする発振器。
5. 請求項１乃至４のいずれか一項に記載の発振器において、
   前記出力回路は、
   前記通信の期間以外の期間においても前記クロック信号を出力することを特徴とする発振器。
6. 請求項１乃至５のいずれか一項に記載の発振器において、
   前記処理装置と前記インターフェース回路を接続するデータ線は、プルアップされており、
   前記インターフェース回路は、
   オープンドレインのＮ型トランジスターを有するＩ／Ｏ回路を含むことを特徴とする発振器。
7. 請求項１乃至６のいずれか一項に記載の発振器において、
   前記インターフェース回路は、
   所定ビット数の第１データを受信した後に、前記処理装置がローレベルを出力したときに、前記通信が継続されたと判断して、前記所定ビット数の次の第２データを受信することを特徴とする発振器。
8. 請求項１乃至６のいずれか一項に記載の発振器において、
   前記インターフェース回路は、
   所定ビット数の第１データを送信した後に、前記処理装置がローレベルを出力したときに、前記通信が継続されたと判断して、前記所定ビット数の次の第２データを送信することを特徴とする発振器。
9. 請求項１乃至８のいずれか一項に記載の発振器において、
   温度検出データを出力する温度センサー回路と、
   前記温度検出データに基づいて前記発振信号の発振周波数を温度補償する温度補償回路と、
   を含み、
   前記インターフェース回路は、
   前記温度検出データを前記第１端子を介して前記処理装置に送信することを特徴とする発振器。
10. 請求項１乃至９のいずれか一項に記載の発振器において、
    前記インターフェース回路は、
    前記クロック信号の周波数設定データを前記第１端子を介して前記処理装置から受信することを特徴とする発振器。
11. クロック信号を生成するクロック信号生成回路と、
    クロック出力端子と、
    前記クロック信号を前記クロック出力端子を介して外部の処理装置に出力する出力回路と、
    第１端子と、
    データ信号により前記処理装置との通信を行うインターフェース回路と、
    を含み、
    前記通信において、
    前記出力回路は、
    前記通信のマスターである前記処理装置へ前記クロック信号を出力し、
    前記通信のスレーブである前記インターフェース回路は、
    前記処理装置から送信された、前記クロック信号に同期した前記データ信号を、前記第１端子を介して受信する、
    又は、前記クロック信号に同期して前記データ信号を、前記第１端子を介して前記処理装置に送信することを特徴とするデバイス。

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