JPH03156580A

JPH03156580A - 画像処理装置

Info

Publication number: JPH03156580A
Application number: JP1294813A
Authority: JP
Inventors: Tomio Henmi; 逸見　富美夫
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1989-11-15
Filing date: 1989-11-15
Publication date: 1991-07-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は画像処理装置に関し、特にＣＰＵの介在なし
に、画像データを間引きしたり、重複させたりして転送
できるようにした画像処理装置に関する。

（従来の技術）従来の画像処理装置において、あるメモリに格納されて
いる画像データを他に転送したい場合、１回、ＤＭＡセ
ットを行うと、後はＣＰＵの介在なしに、自動的に転送
処理を実行することができる。

一方、該メモリに格納されている画像データを間引きし
て他に転送したい場合、あるいは一部を重複させて他に
転送したい場合は、ＣＰＵは間引くべきラインかどうか
、あるいは重複して転送すべきラインかどうかを１ライ
ン毎に判断して、該転送処理を実行している。

なお、該間引き処理の要求は、例えば、８本／ｍｍでス
キャンしたデータを、７．７本／　ｍ　ｍの機器に出力
したい等の場合に生じる。

（発明が解決しようとする課題）したがって、従来の画像処理装置は、間引きして転送し
たり、重複させて転送する場合、ＣＰＵに大きな負ＩＱ
をかけ、該ＣＰＵにオーバヘッドがかかるという問題が
あった。

本発明の目的は、前記した従来装置の問題点を除去し、
画像データを間引きして他に転送する場合、あるいは一
部を重複させて他に転送する場合に、ＣＰＵの介在なし
にこれを行うことができる画像処理装置を提供すること
にある。

（課題を解決するための手段および作用）前記目的を達
成するために、本発明は、画像データの１ラインの間引
き率に応じた周期で、ＣＰＵから出力されるメモリアク
セス信号に同期したロード信号を出力するロード信号出
力手段と、該画像データの１ラインの幅のデータを、前
記ロード信号が発生される度に累積する累積手段と、該
累積手段の出力と前記ＣＰＵから出力されるアドレスと
を加算する加算手段とを具備した点に特徴がある。

本発明によれば、間引き率に応じた周期でロード信号が
出力されると、画像データの１ラインの幅のデータが累
積され、前記加算器の一方の入力端子に印加される。ま
た、該加算器の他方の入力端子にはＣＰＵから出力され
たアドレスが入力する。

この結果、該加算器は前記ロード信号が発生する度に、
譲１ラインの幅だけ該ＣＰＵから出力されたアドレスに
加算する処理をするので、このタイミングでアドレスが
１ライン分飛び越えることとなり、間引き処理が達成さ
れる。

また、前記累積手段の出力値の符号を反転して前記加算
器の一方の入力端子に印加するようにすることにより、
該前記加算器の他方の入力端子に印加されたアドレスを
１ライン分前へ戻す処理がなされるので、重複処理が達
成される。

（実施例）以下に、図面を参照して、本発明の詳細な説明する。

第１図は本発明の一実施例のブロック図を示す。

該実施例は対象とする画像データを間引きする装置の実
施例である。

図において、１はＣＰＵ、２は一方の入力端子がアドレ
スバスを介して該ＣＰＵＩに接続され、他方の入力端子
がラッチ回路５に接続された第１の加算器である。３は
入力側がデータバスを介して該ＣＰＵＩに接続されたレ
ジスタ、４は一方の入力端子が該レジスタ３に接続され
、他方の入力端子がラッチ回路５の出力端子に接続され
た第２の加算器である。５は該第２の加算器の出力を入
力とし、その出力を前記第１の加算器２および第２の加
算器４に供給するラッチ回路である。

また、６は前記レジスタ３の出力を分周比とし、ＣＰＵ
Ｉからのメモリアクセスを人力とする分周器である。７
は該分周器６の出力を人力とするカウンタ、８は該カウ
ンタ８の出力を入力とするＲＡＭである。

前記レジスタ３には、該画像データの１ライン（横幅）
のバイト数がセットされる。例えば、第２図に示されて
いるような１ライン（横幅）が８バイトの画像データを
２ライン置きに間引いて転送しようとする場合には、該
レジスタ３にｍ８″がセットされる。該セットはＣＰＵ
Ｉからのロード信号により行われる。また、該ロード信
号が該ＣＰＵＩから出力されると、前記ラッチ５および
カウンタ７はクリアされる。

前記ＲＡＭ８には、間引きの間隔に応じた値が設定され
る。第２図のように、２ライン置きに１ライン間引く場
合には、該ＲＡＭ　Ｉｌｌのアドレス０．１．２．３、
・・・・・・に、第３図に示されているようなデータ「
０．０．１．０．１．０．１、・・・・・・」がセット
される。

また、前記ラッチ５はＲＡＭ８から“１”の信号が人力
すると、前記第２の加算器４の出力をラッチする。

なお、前記レジスタ３、第２の加算器４およびラッチ回
路５は、前記画像データの１ライン幅のバイト数を累積
する作用をしており、また、前記分周器６、カウンタ７
およびＲＡＭ８は、ＣＰＵから出力されるメモリアクセ
ス信号と同期して、間引き率に応じた周期のロード信号
を出力する作用をしている。

次に、本実施例の動作を、前記第２図の間引きを例にし
て説明する。第４図は第１図の主要部の信号ａ　−ｇの
タイムチャートを示す。なお、該第４図のＣＰＵアドレ
スａおよびメモリアドレスｇの数字は１６進で表現され
ている。

まず、ＣＰＵＩからのロード信号りにより、レジスタ３
に“８″がセットされ、かつラッチ５およびカウンタ７
はクリアされる。

次に、第４図に示されているように、ＣＰＵ１からアド
レスバスを介してＣＰＵアドレスａが０．１．２．３、
・・・・・・と順次出力される。またメモリアクセス信
号すが前記分周器６に入力してくると、最初は前記ラッ
チ回路５の出力は０であるので、第１の加算器２の出力
であるメモリアドレスｇは、前記ＣＰＵアドレスａと同
じアドレス０．１．２．３、・・・・・・となる。

さて、前記ＣＰＵアドレスａが６８１になると、分周器
６からパルスが１個出力され、カウンタ７の出力は“１
”になる。そして、ＲＡＭ８のアドレス“１°がアクセ
スされ、該アドレスに記憶されているデータがラッチ回
路５のロード端子に出力される。該ＲＡＭ８のアドレス
１には、第３図から明らかなように、データ“０”が格
納されているので、該ＲＡＭ８の出力ｅは“０”になる
。

このため、ラッチ回路５は第２の加算器４の出力をラッ
チせず、依然として“Ｏ“を出力する。

前記ＣＰＵアドレスａが“Ｆ”（１６進）になると、該
カウンタ７の出力値は′２゛となり、ＲＡＭ８のアドレ
ス“２“がアクセスされる。このアクセスによりＲＡＭ
８からデータ“１２が出力されると、ラッチ回路５は第
２の加算器４の出力である“８“をラッチする。この結
果、第１の加算器２の出力は、次から前記ＣＰＵアドレ
スａに譲ラッチ回路５の出力“８”を加算して出力する
ようになる。

すなわち、該ＣＰＵアドレスａが“１０＃になった時に
は、メモリアドレスｇは“１８”になる。

換言すれば、該メモリアドレスｇは、“Ｆ＃から“１８
”に進んだことになり、第２図から明らかなように、画
像データの３番目のラインは間引かれたことになる。

前記ＣＰＵアドレスａが“１８”になると、カウンタ７
の出力は“３”になるが、アドレス“３゛に対するＲＡ
Ｍ８の出力ｅは“０”であるので、該ラッチ回路８の出
力ｆは“８゛を維持する。

このため、前記メモリアドレスｇは“ＩＦ″“２０”　
・・・・・・と“２８″まで連続する。

前Ｓ己ＣＰＵアドレスａ力（“ＩＦ”になると、カウン
タ７の出力は“４＃になり、ＲＡＭ８からはアドレス“
４“に対応するデータが読み出される。

このデータは“１”であるので、ラッチ回路５は第２の
加算器４の出力、すなわち“１６″をラッチする。この
結果、前記メモリアドレスｇは、ＣＰＵアドレスａが“
２０″になった時、“３０″になる。このため、前記第
２図のメモリアドレス“２８″〜“２Ｆ”のラインが間
引かれることになる。

以下、同様の動作が繰り返し行われ、メモリアドレスｇ
として、２ライン置きに１ライン間引かれたアドレスを
得ることができる。

なお、間引き率を変える場合には、前記ＲＡＭ８に記憶
させるデータを変更すればよいことは明らかである。

次に、本発明の第２実施例を第５図および第６図を参照
して説明する。この実施例は、画像データのラインを重
複して読み出すようにした実施例である。

第５図には本実施例の要部のみが記されており、他の部
分は第１図と同様である。また、第６図は前記ＲＡＭ８
に第３図と同じデータを格納した時の動作を説明するた
めの主要信号のタイムチャートである。

該実施例が前記第１実施例と構成上達う所は、ラッチ回
路５と第１の加算器２との間に補数器（符号反転器）１
１を設けた点である。該補数器１１は人ノｊ値の符号を
反転する作用をする。

第６図に記されているように、ＣＰＵアドレスａが“Ｆ
”となりラッチ回路５の出力が“８”になると、補数器
１１の出力は“−８”になる。

このため、第１の加算器２は該ＣＰＵアドレスａと該補
数器１１出力“−８”とを加算するようになり、ＣＰＵ
アドレスａが１０”１１”・・・・・・と進むと、メモ
リアドレスｇは“８”“９”　・・・・・・となり、前
１ラインが重複して読み出される。

次に、ＣＰＵアドレスａが“ＩＦ”となりラッチ回路５
の出力が“１６”になると、補数器１１の出力は”−１
６’になる。該補数器１１の出力値は次のＲＡＭ出力ｅ
が“１″になるまで続く。

このため、該ＣＰＵアドレスａが“２０″になると、メ
モリアドレスｇは“１０”となり、前１ラインが重複し
て読み出されることになる。

このように、該第２実施例においては、各１ラインが重
複して読み出され、転送されることになる。なお、前記
ＲＡＭ８に格納するデータを変更すれば、該ラインの重
複して読み出す間隔を任意に変更できることは明らかで
あろう。

第７図に前記第１、第２実施例の変形例を示す。

第７図には本変形例の主要部だけが記されており、他の
部分は第１図と同じであるので、省略されている。

この変形例の特徴は、前記第１図のＲＡＭ８に変えて、
ＲＯＭ１２ａ〜１２ｃを設けた点である。

該ＲＯＭ１２ａ〜１２ｃには、汎用される間引き率ある
いは重複率に対応するデータが格納されており、どのデ
ータを選択するかはＣＰＵＩから出力される選択信号に
より決定される。

なお、ＲＯＭの数は３つに限定されずいくつでもよい。

（発明の効果）以上の説明から明らかなように、本発明によれば、ＣＰ
Ｕの介入なしに、画像データのラインの間引きあるいは
重複処理をした転送をすることができるので、ＣＰＵの
オーバヘッドを防止することができるという効果がある
。

また、ＣＰＵが１ライン１ライン間引きするか否かの判
断、あるいは重複して読み出すかの判断をする必要がな
いので、高速で処理できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は画像
データの一例の概念図、第３図は間引き率または重複率
を設定するデータの一例を示す図、第４図は第１図の主
要部の信号のタイムチャート、第５図は本発明の第２実
施例の要部のブロック図、第６図は該第２実施例の主要
部の信号のタイムチャート、第７図は第１、第２実施例
の変形例の要部のブロック図を示す。１・・・ＣＰＵ、２・・・第１の加算器、３・・・レジ
スタ、４・・・第２の加算器、５・・・ラッチ回路、６
・・・分周器、７・・・カウンタ、８・・・ＲＡＭ、１
１・・・補数器、１２　ａ　〜１２　ｃ−・ＲＯＭ

Claims

【特許請求の範囲】

（１）画像データの１ラインの間引き率に応じた周期で
、ＣＰＵから出力されるメモリアクセス信号に同期した
ロード信号を出力するロード信号出力手段と、該画像データの１ラインの幅のデータを、前記ロード信
号が発生される度に累積する累積手段と、該累積手段の
出力と前記ＣＰＵから出力されるアドレスとを加算する
加算手段と、を具備し、該加算手段の出力をメモリアドレスとするようにしたこ
とを特徴とする画像処理装置。
（２）画像データの１ラインの重複率に応じた周期で、
ＣＰＵから出力されるメモリアクセス信号に同期したロ
ード信号を出力するロード信号出力手段と、該画像データの１ラインの幅のデータを、前記ロード信
号が発生される度に累積する累積手段と、該累積手段の
出力値の符号を反転して出力する反転出力手段と、該反転出力手段の出力と前記ＣＰＵから出力されるアド
レスとを加算する加算手段と、を具備し、該加算手段の出力をメモリアドレスとするようにしたこ
とを特徴とする画像処理装置。