JPH09171681A - メモリアドレス制御装置 - Google Patents
メモリアドレス制御装置Info
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- JPH09171681A JPH09171681A JP7333062A JP33306295A JPH09171681A JP H09171681 A JPH09171681 A JP H09171681A JP 7333062 A JP7333062 A JP 7333062A JP 33306295 A JP33306295 A JP 33306295A JP H09171681 A JPH09171681 A JP H09171681A
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Abstract
(57)【要約】
【課題】ロウアドレスとカラムアドレスの切換え時に発
生するノイズを低減し、ノイズの影響を受け易いアナロ
グ信号処理系の誤動作を防止するメモリドレス制御装置
を提供することにある。 【解決手段】第１のクロックを計数してロウアドレスを
出力するロウアドレスカウンタ１と、このロウアドレス
カウンタ１のカウンタ値をロードし、第２のクロックを
計数するときに同じカウンタ値からカウントを開始する
カラムアドレスカウンタ２と、このカラムアドレスカウ
ンタ２のカウンタ値でアクセスされるメモリ３とを有す
る。このため、カラムアドレスがロウアドレスと同じ値
からカウントを開始するので、ロウアドレスとカラムア
ドレスの切換えが不要となり、その結果切換え時に発生
していたノイズを無くすことができる。
生するノイズを低減し、ノイズの影響を受け易いアナロ
グ信号処理系の誤動作を防止するメモリドレス制御装置
を提供することにある。 【解決手段】第１のクロックを計数してロウアドレスを
出力するロウアドレスカウンタ１と、このロウアドレス
カウンタ１のカウンタ値をロードし、第２のクロックを
計数するときに同じカウンタ値からカウントを開始する
カラムアドレスカウンタ２と、このカラムアドレスカウ
ンタ２のカウンタ値でアクセスされるメモリ３とを有す
る。このため、カラムアドレスがロウアドレスと同じ値
からカウントを開始するので、ロウアドレスとカラムア
ドレスの切換えが不要となり、その結果切換え時に発生
していたノイズを無くすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置（メ
モリ）のアドレスを制御するメモリアドレス制御装置に
関し、特にロウアドレスやカラムアドレスを制御するメ
モリのアドレス制御装置に関する。
モリ）のアドレスを制御するメモリアドレス制御装置に
関し、特にロウアドレスやカラムアドレスを制御するメ
モリのアドレス制御装置に関する。
【０００２】
【従来の技術】従来、かかるメモリアドレス制御装置
は、メモリに対するアドレスを指定するためのロウアド
レスカウンタやカラムアドレスカウンタを用い、アドレ
ス制御信号で切換えることにより、メモリへのアクセス
を行っている。
は、メモリに対するアドレスを指定するためのロウアド
レスカウンタやカラムアドレスカウンタを用い、アドレ
ス制御信号で切換えることにより、メモリへのアクセス
を行っている。
【０００３】図６は従来の一例を説明するためのメモリ
アドレス制御装置のブロック図である。図６に示すよう
に、このメモリアドレス制御装置は、第１のクロックを
カウントしてロウアドレスを作成するロウアドレスカウ
ンタ１と、第２のクロックをカウントしてカラムアドレ
スを作成するカラムアドレスカウンタ２ａと、これらの
カウンタ１，２ａの出力をロウ／カラム切換信号により
切換える切換回路５ａと、ロウ・アドレス・ストローブ
（ＲＡＳ反転）信号，カラム・アドレス・ストローブ
（ＣＡＳ反転）信号やライト・イネーブル（ＷＥ反転）
信号および切換回路５の出力によりアクセスされるメモ
リ３とを有している。なお、これらロウ／カラム切換信
号あるいはＲＡＳ反転信号，ＣＡＳ反転信号やＷＥ反転
信号は、異なったタイミングでＣＰＵ（図示省略）など
から送出されてくる。
アドレス制御装置のブロック図である。図６に示すよう
に、このメモリアドレス制御装置は、第１のクロックを
カウントしてロウアドレスを作成するロウアドレスカウ
ンタ１と、第２のクロックをカウントしてカラムアドレ
スを作成するカラムアドレスカウンタ２ａと、これらの
カウンタ１，２ａの出力をロウ／カラム切換信号により
切換える切換回路５ａと、ロウ・アドレス・ストローブ
（ＲＡＳ反転）信号，カラム・アドレス・ストローブ
（ＣＡＳ反転）信号やライト・イネーブル（ＷＥ反転）
信号および切換回路５の出力によりアクセスされるメモ
リ３とを有している。なお、これらロウ／カラム切換信
号あるいはＲＡＳ反転信号，ＣＡＳ反転信号やＷＥ反転
信号は、異なったタイミングでＣＰＵ（図示省略）など
から送出されてくる。
【０００４】このアドレス制御装置の動作において、メ
モリ３の読み出し／書き込みの制御は、ＷＥ反転信号に
より行われる。つまり、ＷＥ反転信号が「ロウ（Ｌ）」
で書き込み動作となり、「ハイ（Ｈ）」で読み出し動作
となる。なお、これら読み出し／書き込み動作におい
て、アドレス制御に関する動作は同じであるため、以下
では、読み出し／書き込みを区別せずに説明する。
モリ３の読み出し／書き込みの制御は、ＷＥ反転信号に
より行われる。つまり、ＷＥ反転信号が「ロウ（Ｌ）」
で書き込み動作となり、「ハイ（Ｈ）」で読み出し動作
となる。なお、これら読み出し／書き込み動作におい
て、アドレス制御に関する動作は同じであるため、以下
では、読み出し／書き込みを区別せずに説明する。
【０００５】まず、メモリ３との間でのデータの読み出
し／書き込み時のアドレス設定方法は、切換回路５ａに
よりロウアドレスカウンタ１の信号をメモリ３に出力
し、つぎに切換回路５ａを切換えてカラムアドレスカウ
ンタ２ａの信号をメモリ３へ出力している。
し／書き込み時のアドレス設定方法は、切換回路５ａに
よりロウアドレスカウンタ１の信号をメモリ３に出力
し、つぎに切換回路５ａを切換えてカラムアドレスカウ
ンタ２ａの信号をメモリ３へ出力している。
【０００６】このようにして、或るアドレスが選択さ
れ、データの読み出し／書き込みが可能になるが、さら
に引き続くアクセスが同じロウアドレスであれば、ロウ
アドレスの設定を行わず、カラムアドレスの設定のみに
より、読み／書きが続いて行えるようになっている。こ
の動作は、ページモードと呼ばれる動作モードであり、
再度ロウアドレスを設定する必要がないため、短時間で
いくつものアドレスに読み／書きができる利点がある。
特に、ディジタル信号処理などの高速動作を要求される
システムにとっては、必須の動作モードである。
れ、データの読み出し／書き込みが可能になるが、さら
に引き続くアクセスが同じロウアドレスであれば、ロウ
アドレスの設定を行わず、カラムアドレスの設定のみに
より、読み／書きが続いて行えるようになっている。こ
の動作は、ページモードと呼ばれる動作モードであり、
再度ロウアドレスを設定する必要がないため、短時間で
いくつものアドレスに読み／書きができる利点がある。
特に、ディジタル信号処理などの高速動作を要求される
システムにとっては、必須の動作モードである。
【０００７】図７は図６におけるカラムアドレスカウン
タの回路構成図である。図７に示すように、このカラム
アドレスカウンタは、一例としての４ビット構成の１６
進カウンタである。その回路構成は、第２のクロックＣ
Ｋをクロック端子に入力するフリップフロップＦ１〜Ｆ
４と、これらフリップフロップＦ１〜Ｆ３の出力を組合
わせるためのインバータＩ１，ナンドゲートＮＡ１，Ｎ
Ａ２と、これらの出力を反転するインバータＩ２〜Ｉ４
と、さらにこれらのインバータ出力やインバータＩ１，
ナンドゲートＮＡ１，ＮＡ２の出力およびフリップフロ
ップＦ２〜Ｆ４の正相，反転出力などの組合わせ論理を
とるアンドゲートＡ１〜Ａ６およびノアゲートＮＲ１〜
ＮＲ３とを備え、フリップフロップＦ１〜Ｆ４より４ビ
ットのカラムアドレスとしてのデータＱ０〜Ｑ３を出力
するものである。なお、信号ＲＮはフリップフロップＦ
１〜Ｆ４に対するリセット信号であり、「ロウ（Ｌ）」
入力でＦ１〜Ｆ４のＱ出力がすべて（Ｌ）になる。
タの回路構成図である。図７に示すように、このカラム
アドレスカウンタは、一例としての４ビット構成の１６
進カウンタである。その回路構成は、第２のクロックＣ
Ｋをクロック端子に入力するフリップフロップＦ１〜Ｆ
４と、これらフリップフロップＦ１〜Ｆ３の出力を組合
わせるためのインバータＩ１，ナンドゲートＮＡ１，Ｎ
Ａ２と、これらの出力を反転するインバータＩ２〜Ｉ４
と、さらにこれらのインバータ出力やインバータＩ１，
ナンドゲートＮＡ１，ＮＡ２の出力およびフリップフロ
ップＦ２〜Ｆ４の正相，反転出力などの組合わせ論理を
とるアンドゲートＡ１〜Ａ６およびノアゲートＮＲ１〜
ＮＲ３とを備え、フリップフロップＦ１〜Ｆ４より４ビ
ットのカラムアドレスとしてのデータＱ０〜Ｑ３を出力
するものである。なお、信号ＲＮはフリップフロップＦ
１〜Ｆ４に対するリセット信号であり、「ロウ（Ｌ）」
入力でＦ１〜Ｆ４のＱ出力がすべて（Ｌ）になる。
【０００８】その回路動作は、第２のクロックＣＫをフ
リップフロップＦ１〜Ｆ４のクロック端子に入力するの
で、各フリップフロップのデータ端子（Ｄ）の信号は、
そのクロックの立ち上がりと同時に出力端子（Ｑ）に出
力され、また反転出力端子（ＱＢ）には、Ｑ信号の反転
信号が出力される。さらに、クロックの立ち上がり時以
外の状態では、Ｑ出力およびＱ反転出力信号は、前の状
態を保持している。
リップフロップＦ１〜Ｆ４のクロック端子に入力するの
で、各フリップフロップのデータ端子（Ｄ）の信号は、
そのクロックの立ち上がりと同時に出力端子（Ｑ）に出
力され、また反転出力端子（ＱＢ）には、Ｑ信号の反転
信号が出力される。さらに、クロックの立ち上がり時以
外の状態では、Ｑ出力およびＱ反転出力信号は、前の状
態を保持している。
【０００９】かかるカラムアドレスカウンタにおいて
は、リセット信号ＲＮによりフリップフロップＦ１〜Ｆ
４をすべて０にリセット、すなわち１０進数で″０″に
し、しかる後クロックＣＫの立ち上がりでフリップフロ
ップＦ１が″１″に変化、すなわちＦ１，Ｆ２，Ｆ３，
Ｆ４が（１，０，０，０）になり、１０進数では″１″
になる。その後、順次クロックをカウントし、Ｆ１，Ｆ
２，Ｆ３，Ｆ４が（１，１，１，１）、すなわち１０進
数で″１５″までカウントし、その次のカウントで″
０″に戻る。
は、リセット信号ＲＮによりフリップフロップＦ１〜Ｆ
４をすべて０にリセット、すなわち１０進数で″０″に
し、しかる後クロックＣＫの立ち上がりでフリップフロ
ップＦ１が″１″に変化、すなわちＦ１，Ｆ２，Ｆ３，
Ｆ４が（１，０，０，０）になり、１０進数では″１″
になる。その後、順次クロックをカウントし、Ｆ１，Ｆ
２，Ｆ３，Ｆ４が（１，１，１，１）、すなわち１０進
数で″１５″までカウントし、その次のカウントで″
０″に戻る。
【００１０】図８は図６における各種信号のタイミング
図である。図８に示すように、初めにロウアドレスカウ
ンタの値は、ＲＡＳ反転信号の立ち上がりでカウントさ
れ、カラムアドレスカウンタの値をＣＡＳ反転信号の立
ち上がりでカウントする。つまり、第１のクロックにＲ
ＡＳ反転信号、第２のクロックにＣＡＳ反転信号を用い
るのが一般的である。次に、ロウ／カラム切換信号によ
り切換回路５ａをロウアドレスカウンタ１側に切換え、
ＲＡＳ反転信号を立ち下げることにより、ロウアドレス
がメモリ３に設定される。そして、切換回路５ａをカラ
ムアドレスカウンタ２ａ側に切換え、ＣＡＳ反転信号を
立ち下げることにより、カラムアドレスがメモリ３に設
定される。このロウアドレスとカラムアドレスで設定さ
れたメモリアドレスに、データの読み出し／書き込みが
行われる。次に、カラムアドレスカウンタ２ａは、第２
のクロックＣＫをカウントして次のカウント値になり、
ＣＡＳ反転信号の立ち下がりでメモリ３へカラムアドレ
スとして設定する。以後、この動作を繰返えし行い、１
つのロウアドレスのデータの読み／書きが終了する。
図である。図８に示すように、初めにロウアドレスカウ
ンタの値は、ＲＡＳ反転信号の立ち上がりでカウントさ
れ、カラムアドレスカウンタの値をＣＡＳ反転信号の立
ち上がりでカウントする。つまり、第１のクロックにＲ
ＡＳ反転信号、第２のクロックにＣＡＳ反転信号を用い
るのが一般的である。次に、ロウ／カラム切換信号によ
り切換回路５ａをロウアドレスカウンタ１側に切換え、
ＲＡＳ反転信号を立ち下げることにより、ロウアドレス
がメモリ３に設定される。そして、切換回路５ａをカラ
ムアドレスカウンタ２ａ側に切換え、ＣＡＳ反転信号を
立ち下げることにより、カラムアドレスがメモリ３に設
定される。このロウアドレスとカラムアドレスで設定さ
れたメモリアドレスに、データの読み出し／書き込みが
行われる。次に、カラムアドレスカウンタ２ａは、第２
のクロックＣＫをカウントして次のカウント値になり、
ＣＡＳ反転信号の立ち下がりでメモリ３へカラムアドレ
スとして設定する。以後、この動作を繰返えし行い、１
つのロウアドレスのデータの読み／書きが終了する。
【００１１】次に、第１のクロックにより、ロウアドレ
スカウンタ１のカウント値を１つ進め、同様の動作を繰
返えす。
スカウンタ１のカウント値を１つ進め、同様の動作を繰
返えす。
【００１２】上述したように、メモリ３へロウアドレス
およびカラムアドレスを切換え出力しているが、このア
ドレス信号が″０″から″１″へ、または″１″から″
０″に変化するとき、瞬間的に動作電流が流れ、変化す
るビット数が多ければ多いほど、動作電流も増える。こ
の瞬間に流れる電流で電源系が揺れ、これがノイズとな
って伝播するが、このノイズの伝播は、電源やＧＮＤラ
インを伝わるものもあれば、輻射により直接飛込むもの
もある。このノイズが微小な電圧・電流で動作している
アナログ回路に伝播すると、アナログ回路が誤動作する
ことになる。例えば、ＡＤ変換器のアナログ入力信号に
ノイズが伝播した場合、ノイズも含めたアナログ入力信
号をディジタル信号に変換してしまい、その結果、画像
信号処理のシステムであれば、画像にノイズが入ったり
する。
およびカラムアドレスを切換え出力しているが、このア
ドレス信号が″０″から″１″へ、または″１″から″
０″に変化するとき、瞬間的に動作電流が流れ、変化す
るビット数が多ければ多いほど、動作電流も増える。こ
の瞬間に流れる電流で電源系が揺れ、これがノイズとな
って伝播するが、このノイズの伝播は、電源やＧＮＤラ
インを伝わるものもあれば、輻射により直接飛込むもの
もある。このノイズが微小な電圧・電流で動作している
アナログ回路に伝播すると、アナログ回路が誤動作する
ことになる。例えば、ＡＤ変換器のアナログ入力信号に
ノイズが伝播した場合、ノイズも含めたアナログ入力信
号をディジタル信号に変換してしまい、その結果、画像
信号処理のシステムであれば、画像にノイズが入ったり
する。
【００１３】
【発明が解決しようとする課題】上述した従来のメモリ
アドレス制御装置は、ページモードを使用することによ
り、ディジタル信号処理のような高速システムに対応し
ている。しかしながら、メモリへの出力信号がディジタ
ル信号であるため、アドレス信号が変化するときに発生
するノイズがアナログ信号処理系に悪影響を及ぼしてし
まうという欠点がある。
アドレス制御装置は、ページモードを使用することによ
り、ディジタル信号処理のような高速システムに対応し
ている。しかしながら、メモリへの出力信号がディジタ
ル信号であるため、アドレス信号が変化するときに発生
するノイズがアナログ信号処理系に悪影響を及ぼしてし
まうという欠点がある。
【００１４】例えば、画像信号処理システムなどにおい
ては、画面上に縦線や白いドットのノイズが現われ、見
苦しい映像になるという障害がある。
ては、画面上に縦線や白いドットのノイズが現われ、見
苦しい映像になるという障害がある。
【００１５】また、かかる障害を減らすために、特開昭
６３−１５０７４７号公報（図５）などで知られるとお
り、カラムアドレスをバイナリーコード（Ｆ４，Ｆ３，
Ｆ２，Ｆ１）に代えてグレイコード（Ｆ４，Ｆ３，Ｆ
２，Ｆ１）で表わすことが知られている。
６３−１５０７４７号公報（図５）などで知られるとお
り、カラムアドレスをバイナリーコード（Ｆ４，Ｆ３，
Ｆ２，Ｆ１）に代えてグレイコード（Ｆ４，Ｆ３，Ｆ
２，Ｆ１）で表わすことが知られている。
【００１６】このグレイコードを用いると、或る１つの
ビットしか変化しないため、カラムアドレスの変化によ
るノイズの発生は減少する。例えば、１０進数の「７」
が「８」に変化するとき、通常のバイナリーコードで
は、すべてのビットが変化〔（０，１，１，１）→
（１，０，０，０）〕するのに対し、グレイコードでは
Ｆ４のビットのみの変化〔（０，１，０，０）→（１，
１，０，０）〕で済む。
ビットしか変化しないため、カラムアドレスの変化によ
るノイズの発生は減少する。例えば、１０進数の「７」
が「８」に変化するとき、通常のバイナリーコードで
は、すべてのビットが変化〔（０，１，１，１）→
（１，０，０，０）〕するのに対し、グレイコードでは
Ｆ４のビットのみの変化〔（０，１，０，０）→（１，
１，０，０）〕で済む。
【００１７】しかし、この場合にも、ロウアドレスとカ
ラムアドレスの切換わり時に発生するノイズを無くすこ
とはできない。
ラムアドレスの切換わり時に発生するノイズを無くすこ
とはできない。
【００１８】本発明の目的は、かかるロウアドレスとカ
ラムアドレスの切換え時に発生するノイズを低減し、ノ
イズの影響を受け易いアナログ信号処理系の誤動作を防
止するメモリアドレス制御装置を提供することにある。
ラムアドレスの切換え時に発生するノイズを低減し、ノ
イズの影響を受け易いアナログ信号処理系の誤動作を防
止するメモリアドレス制御装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明のメモリアドレス
制御装置は、第１のクロックを計数してロウアドレスを
出力するロウアドレスカウンタと、前記ロウアドレスカ
ウンタのカウンタ値をロードし、第２のクロックを計数
するときに同じカウンタ値からカウントを開始するカラ
ムアドレスカウンタと、前記カラムアドレスカウンタの
カウンタ値でアクセスされるメモリとを有して構成され
る。
制御装置は、第１のクロックを計数してロウアドレスを
出力するロウアドレスカウンタと、前記ロウアドレスカ
ウンタのカウンタ値をロードし、第２のクロックを計数
するときに同じカウンタ値からカウントを開始するカラ
ムアドレスカウンタと、前記カラムアドレスカウンタの
カウンタ値でアクセスされるメモリとを有して構成され
る。
【００２０】また、このメモリアドレス制御装置におけ
るカラムアドレスカウンタは、初期値設定信号およびロ
ウアドレスデータを入力して前記メモリへのアドレスを
設定する初期値設定ゲートを備えて構成される。
るカラムアドレスカウンタは、初期値設定信号およびロ
ウアドレスデータを入力して前記メモリへのアドレスを
設定する初期値設定ゲートを備えて構成される。
【００２１】さらに、本発明のメモリアドレス制御装置
における前記ロウアドレスカウンタおよび前記カラムア
ドレスカウンタは、書き込みアドレス制御部および読み
出しアドレス制御部それぞれに設けられ、ライト／リー
ド切換信号により切り換えて前記メモリへアクセスする
ように構成される。
における前記ロウアドレスカウンタおよび前記カラムア
ドレスカウンタは、書き込みアドレス制御部および読み
出しアドレス制御部それぞれに設けられ、ライト／リー
ド切換信号により切り換えて前記メモリへアクセスする
ように構成される。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態を説明するためのメモリアドレス制御装置のブロック
図である。図１に示すように、本実施の形態は、メモリ
を備えたシステムにおいて、アドレス切り換え時に発生
するノイズを低減するため、ロウアドレスカウンタ１と
カラムアドレスカウンタ２の初期値を同一に設定してロ
ウ／カラムの切換えを無くすことにより、ノイズの発生
を無くすものである。その装置構成は、第１のクロック
をカウントしてロウアドレスを作成するロウアドレスカ
ウンタ１と、このロウアドレスカウンタ１からのロウア
ドレスをロードするとともに、初期値設定信号ＬＯＡＤ
を入力し、ロウアドレスと同じカウンタ値から第２のク
ロックをカウントしてカラムアドレスを作成するカラム
アドレスカウンタ２と、ＲＡＳ反転信号，ＣＡＳ反転信
号やＷＥ反転信号およびこのカラムアドレスカウンタ２
の出力をアドレス入力としてアクセスされるメモリ３と
を有している。また、これらＲＡＳ反転信号，ＣＡＳ反
転信号やＷＥ反転信号は、前述した従来例と同様、異な
ったタイミングでＣＰＵ（図示省略）などから送出され
てくる。
て図面を参照して説明する。図１は本発明の一実施の形
態を説明するためのメモリアドレス制御装置のブロック
図である。図１に示すように、本実施の形態は、メモリ
を備えたシステムにおいて、アドレス切り換え時に発生
するノイズを低減するため、ロウアドレスカウンタ１と
カラムアドレスカウンタ２の初期値を同一に設定してロ
ウ／カラムの切換えを無くすことにより、ノイズの発生
を無くすものである。その装置構成は、第１のクロック
をカウントしてロウアドレスを作成するロウアドレスカ
ウンタ１と、このロウアドレスカウンタ１からのロウア
ドレスをロードするとともに、初期値設定信号ＬＯＡＤ
を入力し、ロウアドレスと同じカウンタ値から第２のク
ロックをカウントしてカラムアドレスを作成するカラム
アドレスカウンタ２と、ＲＡＳ反転信号，ＣＡＳ反転信
号やＷＥ反転信号およびこのカラムアドレスカウンタ２
の出力をアドレス入力としてアクセスされるメモリ３と
を有している。また、これらＲＡＳ反転信号，ＣＡＳ反
転信号やＷＥ反転信号は、前述した従来例と同様、異な
ったタイミングでＣＰＵ（図示省略）などから送出され
てくる。
【００２３】図２は図１におけるカラムアドレスカウン
タの回路構成図である。図２に示すように、このカラム
アドレスカウンタも、一例として、４ビット構成の１６
進カウンタを例にとっている。その回路構成は、初期値
設定信号ＬＯＡＤの反転信号をつくるインバータＩＮＶ
１と、この初期値設定信号ＬＯＡＤ，データ入力として
のロウアドレスなどを入力してカラムアドレスとしての
初期値を設定する初期値設定部４と、この初期値設定部
４の出力をデータ端子Ｄに、第２のクロックをクロック
端子ＣＫに、リセット信号ＲＮをリセット端子ＲＮに入
力し、正相出力をＱ端子に、逆相出力をＱＢ端子にデー
タ出力（Ｑ０〜Ｑ３）として出力するフリップフロップ
Ｆ１〜Ｆ４と、これらフリップフロップＦ１〜Ｆ３の出
力を組合わせるためのインバータＩ１，ナンドゲートＮ
Ａ１，ＮＡ２と、これらの出力を反転するインバータＩ
２〜Ｉ４と、これらのインバータ出力やインバータＩ
１，ナンドゲートＮＡ１，ＮＡ２の出力およびフリップ
フロップＦ２〜Ｆ４の出力などの組合わせ論理をとるア
ンドゲートＡ１〜Ａ６およびノアゲートＮＲ１〜ＮＲ３
とを備えている。この初期値設定部４を除く部分は、前
述した図７の回路と同様である。
タの回路構成図である。図２に示すように、このカラム
アドレスカウンタも、一例として、４ビット構成の１６
進カウンタを例にとっている。その回路構成は、初期値
設定信号ＬＯＡＤの反転信号をつくるインバータＩＮＶ
１と、この初期値設定信号ＬＯＡＤ，データ入力として
のロウアドレスなどを入力してカラムアドレスとしての
初期値を設定する初期値設定部４と、この初期値設定部
４の出力をデータ端子Ｄに、第２のクロックをクロック
端子ＣＫに、リセット信号ＲＮをリセット端子ＲＮに入
力し、正相出力をＱ端子に、逆相出力をＱＢ端子にデー
タ出力（Ｑ０〜Ｑ３）として出力するフリップフロップ
Ｆ１〜Ｆ４と、これらフリップフロップＦ１〜Ｆ３の出
力を組合わせるためのインバータＩ１，ナンドゲートＮ
Ａ１，ＮＡ２と、これらの出力を反転するインバータＩ
２〜Ｉ４と、これらのインバータ出力やインバータＩ
１，ナンドゲートＮＡ１，ＮＡ２の出力およびフリップ
フロップＦ２〜Ｆ４の出力などの組合わせ論理をとるア
ンドゲートＡ１〜Ａ６およびノアゲートＮＲ１〜ＮＲ３
とを備えている。この初期値設定部４を除く部分は、前
述した図７の回路と同様である。
【００２４】本実施の形態における初期値設定部４は、
インバータＩＮＶ１による初期値設定信号ＬＯＡＤの正
相，逆相出力とロウアドレスカウンタ１からのロウアド
レスデータＤ０およびフリップフロップＦ１のＱＢ出力
の論理をとるアンドゲートＡ７，Ａ８と、インバータＩ
ＮＶ１による初期値設定信号ＬＯＡＤの正相，逆相出力
とロウアドレスカウンタ１からのロウアドレスデータＤ
１およびノアゲートＮＲ１の出力の論理をとるアンドゲ
ートＡ９，Ａ１０と、同様のアンドゲートＡ１１〜Ａ１
４と、これらアンドゲートＡ７，Ａ８；Ａ９，Ａ１０；
Ａ１１，Ａ１２；Ａ１３，Ａ１４の各出力を入力とする
オアゲート０Ｒ１〜ＯＲ４とで形成され、フリップフロ
ップＦ１〜Ｆ４より４ビットのカラムアドレスとしての
データＱ０〜Ｑ３を出力するものである。なお、リセッ
ト信号ＲＮはフリップフロップＦ１〜Ｆ４に対し、「ロ
ウ（Ｌ）」入力でＦ１〜Ｆ４のＱ出力がすべて（Ｌ）に
なる。
インバータＩＮＶ１による初期値設定信号ＬＯＡＤの正
相，逆相出力とロウアドレスカウンタ１からのロウアド
レスデータＤ０およびフリップフロップＦ１のＱＢ出力
の論理をとるアンドゲートＡ７，Ａ８と、インバータＩ
ＮＶ１による初期値設定信号ＬＯＡＤの正相，逆相出力
とロウアドレスカウンタ１からのロウアドレスデータＤ
１およびノアゲートＮＲ１の出力の論理をとるアンドゲ
ートＡ９，Ａ１０と、同様のアンドゲートＡ１１〜Ａ１
４と、これらアンドゲートＡ７，Ａ８；Ａ９，Ａ１０；
Ａ１１，Ａ１２；Ａ１３，Ａ１４の各出力を入力とする
オアゲート０Ｒ１〜ＯＲ４とで形成され、フリップフロ
ップＦ１〜Ｆ４より４ビットのカラムアドレスとしての
データＱ０〜Ｑ３を出力するものである。なお、リセッ
ト信号ＲＮはフリップフロップＦ１〜Ｆ４に対し、「ロ
ウ（Ｌ）」入力でＦ１〜Ｆ４のＱ出力がすべて（Ｌ）に
なる。
【００２５】この初期値設定信号ＬＯＡＤの「ロウ
（Ｌ）」入力で、カラムアドレスカウンタ２は通常のカ
ウント動作をする。つまり、前述した図７の従来例のカ
ウンタと同様の動作をする。このときのデータ入力Ｄ０
〜Ｄ３は、一切カウントに影響しない。
（Ｌ）」入力で、カラムアドレスカウンタ２は通常のカ
ウント動作をする。つまり、前述した図７の従来例のカ
ウンタと同様の動作をする。このときのデータ入力Ｄ０
〜Ｄ３は、一切カウントに影響しない。
【００２６】そして、かかるＬＯＡＤ信号を「ハイ
（Ｈ）」入力にすると、データ入力Ｄ０〜Ｄ３信号がク
ロックに同期してフリップフロップＦ１〜Ｆ４にロード
され、Ｄ０〜Ｄ３の値に初期設定される。
（Ｈ）」入力にすると、データ入力Ｄ０〜Ｄ３信号がク
ロックに同期してフリップフロップＦ１〜Ｆ４にロード
され、Ｄ０〜Ｄ３の値に初期設定される。
【００２７】その後、ＬＯＡＤ信号を「ロウ（Ｌ）」に
戻し、従来のようにクロックを入力していくと、初期値
のカウンタ値からカウントを開始していく。
戻し、従来のようにクロックを入力していくと、初期値
のカウンタ値からカウントを開始していく。
【００２８】要するに、アンドゲートＡ７〜Ａ１４とオ
アゲートＯＲ１〜ＯＲ４およびインバータＩＮＶ１とか
らなる初期値設定部４は、ロウアドレスとしてのデータ
Ｄ０〜Ｄ３をカラムアドレスカウンタ２の初期値として
設定するための初期値設定ゲートを構成している。
アゲートＯＲ１〜ＯＲ４およびインバータＩＮＶ１とか
らなる初期値設定部４は、ロウアドレスとしてのデータ
Ｄ０〜Ｄ３をカラムアドレスカウンタ２の初期値として
設定するための初期値設定ゲートを構成している。
【００２９】図３は図１における各種信号のタイミング
図である。図３に示すように、これは、上述したＬＯＡ
Ｄ信号としてＲＡＳ反転信号を用い、カラムアドレスカ
ウンタ２の第２のクロックとしてＣＡＳ反転信号を用い
た例である。すなわち、ＲＡＳ反転信号をＬＯＡＤ信号
として入力し、そのＲＡＳ反転信号が「ハイ（Ｈ）」の
とき、カラムアドレスカウンタ２のデータ入力はロウア
ドレスカウンタ１のロウアドレスを入力しており、第２
のクロックであるＣＡＳ反転信号の立ち上がりと共にそ
のロウアドレスと同じカウンタ値がカラムアドレスカウ
ンタ２に初期設定される。
図である。図３に示すように、これは、上述したＬＯＡ
Ｄ信号としてＲＡＳ反転信号を用い、カラムアドレスカ
ウンタ２の第２のクロックとしてＣＡＳ反転信号を用い
た例である。すなわち、ＲＡＳ反転信号をＬＯＡＤ信号
として入力し、そのＲＡＳ反転信号が「ハイ（Ｈ）」の
とき、カラムアドレスカウンタ２のデータ入力はロウア
ドレスカウンタ１のロウアドレスを入力しており、第２
のクロックであるＣＡＳ反転信号の立ち上がりと共にそ
のロウアドレスと同じカウンタ値がカラムアドレスカウ
ンタ２に初期設定される。
【００３０】つぎに、ＲＡＳ反転信号の立ち下がりでメ
モリ３に初期設定されたロウアドレスが設定される。こ
のとき、ＲＡＳ反転信号と同じであるＬＯＡＤ信号も
「ロウ（Ｌ）」に戻り、カラムアドレスカウンタ２は従
来例と同じ動作でカラムアドレスを生成していく。要す
るに、カラムアドレスカウンタ２のＬＯＡＤ信号が「ロ
ウ（Ｌ）」のときは、前述した図２の初期設定部がない
図７と同等の回路になり、第２のクロックであるＣＡＳ
反転信号によりカウントされ、カラムアドレスを順次メ
モリ３に設定していく。
モリ３に初期設定されたロウアドレスが設定される。こ
のとき、ＲＡＳ反転信号と同じであるＬＯＡＤ信号も
「ロウ（Ｌ）」に戻り、カラムアドレスカウンタ２は従
来例と同じ動作でカラムアドレスを生成していく。要す
るに、カラムアドレスカウンタ２のＬＯＡＤ信号が「ロ
ウ（Ｌ）」のときは、前述した図２の初期設定部がない
図７と同等の回路になり、第２のクロックであるＣＡＳ
反転信号によりカウントされ、カラムアドレスを順次メ
モリ３に設定していく。
【００３１】１つのロウアドレスの設定が終ると、ＲＡ
Ｓ反転信号を立ち上げてロウアドレスカウンタ１のカウ
ンタ値を進め、カラムアドレスカウンタ２に次のロウア
ドレスのＬＯＡＤの準備にかかる。以後は、上述した動
作の繰り返しになる。
Ｓ反転信号を立ち上げてロウアドレスカウンタ１のカウ
ンタ値を進め、カラムアドレスカウンタ２に次のロウア
ドレスのＬＯＡＤの準備にかかる。以後は、上述した動
作の繰り返しになる。
【００３２】図４は図１におけるメモリのマップ図であ
る。図４に示すように、メモリ制御モードは、前述した
図７の動作と同じページモードを用いるが、アドレス信
号のロウアドレスと第１番目のカラムアドレスとが同じ
値ｎからスタートする。ついで、ＲＡＳ反転信号の立ち
下がりでロウアドレスｎを選択し、続けてＣＡＳ反転信
号の立ち下がりでカラムアドレスｎを選択する。これに
より、メモリ３の選択されたメモリセルは、メモリマッ
プの中央の斜線部分で表わされる。
る。図４に示すように、メモリ制御モードは、前述した
図７の動作と同じページモードを用いるが、アドレス信
号のロウアドレスと第１番目のカラムアドレスとが同じ
値ｎからスタートする。ついで、ＲＡＳ反転信号の立ち
下がりでロウアドレスｎを選択し、続けてＣＡＳ反転信
号の立ち下がりでカラムアドレスｎを選択する。これに
より、メモリ３の選択されたメモリセルは、メモリマッ
プの中央の斜線部分で表わされる。
【００３３】つぎの動作は、従来例と同様に、次のＣＡ
Ｓ反転信号の立ち下がりにおいて、カラムアドレスｎ＋
１が選択される。かかる動作と同様の動作を順次繰り返
し、メモリマップの最終アドレスまでアクセスすると、
０アドレスに戻り、カラムアドレスｎ−１までアクセス
する。
Ｓ反転信号の立ち下がりにおいて、カラムアドレスｎ＋
１が選択される。かかる動作と同様の動作を順次繰り返
し、メモリマップの最終アドレスまでアクセスすると、
０アドレスに戻り、カラムアドレスｎ−１までアクセス
する。
【００３４】図５は図１に示す装置の変形例を説明する
ためのメモリアドレス制御装置のブロック図である。図
５に示すように、この装置は、図１に示すメモリアドレ
ス制御装置の構成を書き込み側と読み出し側とに分けた
ものであり、それぞれロウアドレスカウンタ１，カラム
アドレスカウンタ２を備えた書き込みアドレス制御部６
および読み出しアドレス制御部７と、これら制御部６，
７の出力を切り換える切換回路５と、メモリ３とを備え
ている。ロウアドレスカウンタ１は第１のライトクロッ
クあるいは第１のリードクロックをカウントしてロウア
ドレスを作成し、またカラムアドレスカウンタ２は第２
のライトクロックあるいは第２のリードクロックをカウ
ントしてカラムアドレスを作成する。それぞれのカラム
アドレスカウンタ２の出力は、ライト／リード切換信号
によって制御される切換回路５に入力され、その切り換
えられた信号がメモリ３のアドレス入力に供給される。
このメモリアドレス制御装置は、書き込みと読み出しと
の切換えでは切換回路５を必要とするが、ロウ／カラム
の切換えは必要なくなっている。
ためのメモリアドレス制御装置のブロック図である。図
５に示すように、この装置は、図１に示すメモリアドレ
ス制御装置の構成を書き込み側と読み出し側とに分けた
ものであり、それぞれロウアドレスカウンタ１，カラム
アドレスカウンタ２を備えた書き込みアドレス制御部６
および読み出しアドレス制御部７と、これら制御部６，
７の出力を切り換える切換回路５と、メモリ３とを備え
ている。ロウアドレスカウンタ１は第１のライトクロッ
クあるいは第１のリードクロックをカウントしてロウア
ドレスを作成し、またカラムアドレスカウンタ２は第２
のライトクロックあるいは第２のリードクロックをカウ
ントしてカラムアドレスを作成する。それぞれのカラム
アドレスカウンタ２の出力は、ライト／リード切換信号
によって制御される切換回路５に入力され、その切り換
えられた信号がメモリ３のアドレス入力に供給される。
このメモリアドレス制御装置は、書き込みと読み出しと
の切換えでは切換回路５を必要とするが、ロウ／カラム
の切換えは必要なくなっている。
【００３５】かかるメモリアドレス制御装置において、
書き込みアドレス制御部６のロウアドレスカウンタ１
は、初期値（通常は０）から第１のライトクロックをカ
ウントし、最終アドレスか又は或る設定したアドレスま
でカウントすると初期値に戻るようになっている。ま
た、このクロックをカウントしたロウアドレスカウンタ
１の出力は、カラムアドレスカウンタ２へ入力されるの
で、カラムアドレスカウンタ２は、同じカウンタ値に設
定される。このカラムアドレスカウンタ２はそのカウン
タ値から第２のライトクロックをカウントし、最終アド
レスか又は或る設定したアドレスまでカウントすると、
０アドレスに戻って再びカウントを開始する。
書き込みアドレス制御部６のロウアドレスカウンタ１
は、初期値（通常は０）から第１のライトクロックをカ
ウントし、最終アドレスか又は或る設定したアドレスま
でカウントすると初期値に戻るようになっている。ま
た、このクロックをカウントしたロウアドレスカウンタ
１の出力は、カラムアドレスカウンタ２へ入力されるの
で、カラムアドレスカウンタ２は、同じカウンタ値に設
定される。このカラムアドレスカウンタ２はそのカウン
タ値から第２のライトクロックをカウントし、最終アド
レスか又は或る設定したアドレスまでカウントすると、
０アドレスに戻って再びカウントを開始する。
【００３６】一方、読み出しアドレス制御部７における
ロウアドレスカウンタ１およびカラムアドレスカウンタ
２は、それぞれ第１のリードクロックおよび第２のリー
ドクロックをカウントするが、その動作は書き込みアド
レス制御部６のロウアドレスカウンタ１，カラムアドレ
スカウンタ２と同じである。
ロウアドレスカウンタ１およびカラムアドレスカウンタ
２は、それぞれ第１のリードクロックおよび第２のリー
ドクロックをカウントするが、その動作は書き込みアド
レス制御部６のロウアドレスカウンタ１，カラムアドレ
スカウンタ２と同じである。
【００３７】さらに、書き込みアドレス制御部６および
読み出しアドレス制御部７のカラムアドレスカウンタ２
の両出力は共に切換回路５に供給され、ライト／リード
切換信号で切り換えられた後、メモリ３へ出力される。
要するに、この切換回路５は、メモリ３へ書込動作を行
うとき、書き込みアドレス制御部６のカラムアドレスカ
ウンタ２からの信号をメモリ３へ出力し、逆に読出動作
を行うときは、読み出しアドレス制御部７のカラムアド
レスカウンタ２からの信号をメモリ３へ出力する。
読み出しアドレス制御部７のカラムアドレスカウンタ２
の両出力は共に切換回路５に供給され、ライト／リード
切換信号で切り換えられた後、メモリ３へ出力される。
要するに、この切換回路５は、メモリ３へ書込動作を行
うとき、書き込みアドレス制御部６のカラムアドレスカ
ウンタ２からの信号をメモリ３へ出力し、逆に読出動作
を行うときは、読み出しアドレス制御部７のカラムアド
レスカウンタ２からの信号をメモリ３へ出力する。
【００３８】このように、本実施の形態は、メモリを備
えたシステムにおいて、アドレス切換時に発生するノイ
ズを低減するにあたり、メモリアクセスするためのアド
レス信号のうち、第１のクロックを計数してロウアドレ
スを出力するロウアドレスカウンタと、前記ロウアドレ
スカウンタのカウンタ値をロードし、第２のクロックを
計数するときに同じカウンタ値からカウントを開始する
カラムアドレスカウンタと、このカラムアドレスカウン
タのカウンタ値でアクセスされるメモリとを有すること
により、前記メモリにおけるカラムアドレスとロウアド
レスとの切換わりを無くすことができるので、切換わり
時に発生するノイズを抑制することができ、アナログ処
理系への影響を無くすことができる。
えたシステムにおいて、アドレス切換時に発生するノイ
ズを低減するにあたり、メモリアクセスするためのアド
レス信号のうち、第１のクロックを計数してロウアドレ
スを出力するロウアドレスカウンタと、前記ロウアドレ
スカウンタのカウンタ値をロードし、第２のクロックを
計数するときに同じカウンタ値からカウントを開始する
カラムアドレスカウンタと、このカラムアドレスカウン
タのカウンタ値でアクセスされるメモリとを有すること
により、前記メモリにおけるカラムアドレスとロウアド
レスとの切換わりを無くすことができるので、切換わり
時に発生するノイズを抑制することができ、アナログ処
理系への影響を無くすことができる。
【００３９】また、本実施の形態によれば、上述したよ
うに、ロウアドレスのホールド時間やカラムアドレスの
セットアップ時間を大きくとることができるので、設計
が容易になるとともに、高速動作をさせることができ
る。
うに、ロウアドレスのホールド時間やカラムアドレスの
セットアップ時間を大きくとることができるので、設計
が容易になるとともに、高速動作をさせることができ
る。
【００４０】
【発明の効果】以上説明したように、本発明のメモリア
ドレス制御装置は、第１のクロックを計数してロウアド
レスを出力するロウアドレスカウンタと、前記ロウアド
レスカウンタのカウンタ値をロードし、第２のクロック
を計数するときに同じカウンタ値からカウントを開始す
るカラムアドレスカウンタと、このカラムアドレスカウ
ンタのカウンタ値でアクセスされるメモリとを有するこ
とにより、ロウアドレス信号と第１番目のカラムアドレ
ス信号を同じ値からスタートさせ、メモリにおけるロウ
／カラムアドレスの切り換わりを無くすことができるの
で、従来切り換わり時に発生していたノイズを零に抑え
ることができ、ノイズの影響を受け易いアナログ信号処
理系の誤動作を防止することができるという効果があ
る。
ドレス制御装置は、第１のクロックを計数してロウアド
レスを出力するロウアドレスカウンタと、前記ロウアド
レスカウンタのカウンタ値をロードし、第２のクロック
を計数するときに同じカウンタ値からカウントを開始す
るカラムアドレスカウンタと、このカラムアドレスカウ
ンタのカウンタ値でアクセスされるメモリとを有するこ
とにより、ロウアドレス信号と第１番目のカラムアドレ
ス信号を同じ値からスタートさせ、メモリにおけるロウ
／カラムアドレスの切り換わりを無くすことができるの
で、従来切り換わり時に発生していたノイズを零に抑え
ることができ、ノイズの影響を受け易いアナログ信号処
理系の誤動作を防止することができるという効果があ
る。
【図１】本発明の一実施の形態を説明するためのメモリ
アドレス制御装置のブロック図である。
アドレス制御装置のブロック図である。
【図２】図１におけるカラムアドレスカウンタの回路構
成図である。
成図である。
【図３】図１における各種信号のタイミング図である。
【図４】図１におけるメモリのマップ図である。
【図５】図１に示す装置の変形例を説明するためのメモ
リアドレス制御装置のブロック図である。
リアドレス制御装置のブロック図である。
【図６】従来の一例を説明するためのメモリアドレス制
御装置のブロック図である。
御装置のブロック図である。
【図７】図６におけるカラムアドレスカウンタの回路構
成図である。
成図である。
【図８】図６における各種信号のタイミング図である。
【符号の説明】 １ ロウアドレスカウンタ ２ カラムアドレスカウンタ ３ メモリ ４ 初期値設定部 ５ 切換回路 ６ 書き込みアドレス制御部 ７ 読み出しアドレス制御部
Claims (3)
- 【請求項１】 第１のクロックを計数してロウアドレス
を出力するロウアドレスカウンタと、前記ロウアドレス
カウンタのカウンタ値をロードし、第２のクロックを計
数するときに同じカウンタ値からカウントを開始するカ
ラムアドレスカウンタと、前記カラムアドレスカウンタ
のカウンタ値でアクセスされるメモリとを有することを
特徴とするメモリアドレス制御装置。 - 【請求項２】 前記カラムアドレスカウンタは、初期値
設定信号およびロウアドレスデータを入力して前記メモ
リへのアドレスを設定する初期値設定ゲートを備えた請
求項１記載のメモリアドレス制御装置。 - 【請求項３】 前記ロウアドレスカウンタおよび前記カ
ラムアドレスカウンタは、書き込みアドレス制御部およ
び読み出しアドレス制御部それぞれに設け、ライト／リ
ード切換信号により切り換えて前記メモリへアクセスす
る請求項１記載のメモリアドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333062A JP2806849B2 (ja) | 1995-12-21 | 1995-12-21 | メモリアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333062A JP2806849B2 (ja) | 1995-12-21 | 1995-12-21 | メモリアドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171681A true JPH09171681A (ja) | 1997-06-30 |
| JP2806849B2 JP2806849B2 (ja) | 1998-09-30 |
Family
ID=18261845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333062A Expired - Fee Related JP2806849B2 (ja) | 1995-12-21 | 1995-12-21 | メモリアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806849B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248512B2 (en) | 2004-11-08 | 2007-07-24 | Hynix Semiconductor Inc. | Semiconductor memory device having controller with improved current consumption |
| JP2007328907A (ja) * | 2007-07-30 | 2007-12-20 | Samsung Electronics Co Ltd | 同期型バースト半導体メモリ装置 |
-
1995
- 1995-12-21 JP JP7333062A patent/JP2806849B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248512B2 (en) | 2004-11-08 | 2007-07-24 | Hynix Semiconductor Inc. | Semiconductor memory device having controller with improved current consumption |
| JP2007328907A (ja) * | 2007-07-30 | 2007-12-20 | Samsung Electronics Co Ltd | 同期型バースト半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806849B2 (ja) | 1998-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
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