JPS62172430A - 割算回路 - Google Patents
割算回路Info
- Publication number
- JPS62172430A JPS62172430A JP61013279A JP1327986A JPS62172430A JP S62172430 A JPS62172430 A JP S62172430A JP 61013279 A JP61013279 A JP 61013279A JP 1327986 A JP1327986 A JP 1327986A JP S62172430 A JPS62172430 A JP S62172430A
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- JP
- Japan
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- rom
- bits
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- Pending
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract 4
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 4
- 101150065817 ROM2 gene Proteins 0.000 description 8
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１本のアドレス線によってｍビットの２つのデ
ータを割算する際のＲＯＭ容量を少なくできるようにし
た割算回路に関する。
ータを割算する際のＲＯＭ容量を少なくできるようにし
た割算回路に関する。
従来の割算回路として、例えば、第２図に示すものがあ
る。この割算回路は、１６本の入力線（アドレス線）１
１゜〜１１１．を有したＲＯＭｌ０を用いるものであり
、このＲＯＭ１０は、２ ”Ｘ ８ （ｂｉｔ） ＝
５１２ Ｋ（ｂｉｔ）の容量を有する。
る。この割算回路は、１６本の入力線（アドレス線）１
１゜〜１１１．を有したＲＯＭｌ０を用いるものであり
、このＲＯＭ１０は、２ ”Ｘ ８ （ｂｉｔ） ＝
５１２ Ｋ（ｂｉｔ）の容量を有する。
以上の構成において、アドレス線１１゜〜１１７に８ビ
ツトの第１のデータＡを入力し、アドレス線１１ｉ〜１
１１．に８ビツトの第２のデータＢを入力する。即ち、
ＲＯＭｌ０のアドレスの上位と下位に２つのデータを割
り振る。ＲＯＭｌ０には予めテーブルが設定されており
、入力のデータ内容とアドレスが対応し、データＡ／デ
ータＢをアクセスして割算結果Ｃを出力する。
ツトの第１のデータＡを入力し、アドレス線１１ｉ〜１
１１．に８ビツトの第２のデータＢを入力する。即ち、
ＲＯＭｌ０のアドレスの上位と下位に２つのデータを割
り振る。ＲＯＭｌ０には予めテーブルが設定されており
、入力のデータ内容とアドレスが対応し、データＡ／デ
ータＢをアクセスして割算結果Ｃを出力する。
しかし、従来の割算回路にあっては、１個のＲＯＭによ
っての割算処理を一括して行っているため、例えば、２
″ｘｍ（ビット）というように大容量のＲＯＭを必要と
し、コストアップを招く不具合がある（尚、ここで、ｎ
はアドレス線の本線、ｍはデータビット数）。
っての割算処理を一括して行っているため、例えば、２
″ｘｍ（ビット）というように大容量のＲＯＭを必要と
し、コストアップを招く不具合がある（尚、ここで、ｎ
はアドレス線の本線、ｍはデータビット数）。
本発明は上記に鑑みてなされたものであり、１本のアド
レス線によるｍビットの２つのデータの割算を２’ Ｘ
ｍ （ビット）より少ない容量のＲＯＭで行えるよう
にするため、データの上位部分を第１のＲＯＭにより、
下位部分を第２のＲＯＭによって各々に割算し、２つの
割算値を加算してｍビットの割算を行えるようにした割
算回路を提供するものである。
レス線によるｍビットの２つのデータの割算を２’ Ｘ
ｍ （ビット）より少ない容量のＲＯＭで行えるよう
にするため、データの上位部分を第１のＲＯＭにより、
下位部分を第２のＲＯＭによって各々に割算し、２つの
割算値を加算してｍビットの割算を行えるようにした割
算回路を提供するものである。
本発明の割算回路によれば、データを上位と下位に分け
て個別に割算し、各々の結果を加算して全体の割算結果
にさせ、ＲＯＭが大容量化するのを防止する。
て個別に割算し、各々の結果を加算して全体の割算結果
にさせ、ＲＯＭが大容量化するのを防止する。
〔実施例〕
以下、本発明による割算回路を詳細に説明する。
第１図は本発明の一実施例を示し、１２本のアドレス線
Ａ０〜Ａ １１が接続されると共に３２にビットのメモ
リ容量を備え、データの上位４ビツトに対する割算処理
を実行するＲＯＭＩと、アドレス線Ａ０〜Ａ １１が共
通接続されると共に３２にビットのメモリ容量を備え、
データの下位４ビツトに対する割算処理を実行するＲＯ
Ｍ２と、ＲＯＭＩの出力とＲＯＭ２の出力を加算し、８
ビツトの割算結果を出力する加算器３より構成される。
Ａ０〜Ａ １１が接続されると共に３２にビットのメモ
リ容量を備え、データの上位４ビツトに対する割算処理
を実行するＲＯＭＩと、アドレス線Ａ０〜Ａ １１が共
通接続されると共に３２にビットのメモリ容量を備え、
データの下位４ビツトに対する割算処理を実行するＲＯ
Ｍ２と、ＲＯＭＩの出力とＲＯＭ２の出力を加算し、８
ビツトの割算結果を出力する加算器３より構成される。
以上の構成において、１２本のアドレス線Ａ０〜Ａ １
１は４ビツトと８ビツトに分けられる。下位８ビツトは
ＲＯＭＩおよび２に対し除数（分母）Ｙとして与えられ
る。残る４ビツトは、ＲＯＭＩに対しては被除数Ｕとし
て、また、ＲＯＭ２に対して被除数りとして与えられる
。与えられる割算対象の８ビツトのデータは、被除数側
データがＵとＬに４ビツトづつ分割され、また、除数側
の８ビツトのデータはＹとして各々ＲＯＭＩおよびＲＯ
Ｍ２に供給される。
１は４ビツトと８ビツトに分けられる。下位８ビツトは
ＲＯＭＩおよび２に対し除数（分母）Ｙとして与えられ
る。残る４ビツトは、ＲＯＭＩに対しては被除数Ｕとし
て、また、ＲＯＭ２に対して被除数りとして与えられる
。与えられる割算対象の８ビツトのデータは、被除数側
データがＵとＬに４ビツトづつ分割され、また、除数側
の８ビツトのデータはＹとして各々ＲＯＭＩおよびＲＯ
Ｍ２に供給される。
ＲＯＭ１はデータＵおよびＹに対し、第１表のようにア
ドレッシングされ、同様にＲＯＭ２に対しては第２表の
ようにアドレッシングされている。尚、記憶内容Ｄｎｎ
＝Ｕｎ／Ｙ、で示される値である。
ドレッシングされ、同様にＲＯＭ２に対しては第２表の
ようにアドレッシングされている。尚、記憶内容Ｄｎｎ
＝Ｕｎ／Ｙ、で示される値である。
第１表
第２表
表に示される関係を弐で表せば、ＲＯＭＩには、
の結果が入っており、ＲＯＭ２には、
の結果が入っていることになる。（１）式および（２）
式で示される割算処理をＲＯＭＩおよびＲＯＭ２の記憶
内容より出力して得られた割算結果ＤｕおよびＤＬを加
算器３によって加算することにより、８ビツトの割算結
果がＤａ ＝ＤＬ＋ ＋［）Ｌとして得られる。
式で示される割算処理をＲＯＭＩおよびＲＯＭ２の記憶
内容より出力して得られた割算結果ＤｕおよびＤＬを加
算器３によって加算することにより、８ビツトの割算結
果がＤａ ＝ＤＬ＋ ＋［）Ｌとして得られる。
つぎに、データ値を示して具体的に説明する。被除数（
分子）が０１１００１００ （バイナリ−）で与えられ
、除数（分母）が００００００１０ （バイナリ−）
で与えられたとすると、ＲＯＭＩにはＵ＝０１１０が与
えられ、ＲＯＭ２にはＬ＝０１００の各４ビツトが与え
られる。ＲＯＭ１では、０１１０と００００００１０の
アドレスをアクセスして、（１）式に示すＤｔ、＝０１
１０１００００００１０＝００１１が算定される。また
、ＲＯＭ２では、０１００と００００００１０のアドレ
スをアクセスして、（２）式に示すＤＬ＝０１００１０
Ｏ００００１０＝ＯＯ１０が算定される。ＲＯＭＩおよ
びＲＯＭ２による割算結果は各々加算器３へ出力される
。該加算器３はＤＬＩとＤＬを加算して、Ｄａ ＝ＤＬ
＋ ＋［）Ｌ＝００１１００００＋０Ｏ１０＝００１１
００１０を出力する。この値は、０１１００１００１０
Ｏ００００１０＝ＯＯ１１００１０に−敗し、本発明に
よる処理の正しいことが判る。
分子）が０１１００１００ （バイナリ−）で与えられ
、除数（分母）が００００００１０ （バイナリ−）
で与えられたとすると、ＲＯＭＩにはＵ＝０１１０が与
えられ、ＲＯＭ２にはＬ＝０１００の各４ビツトが与え
られる。ＲＯＭ１では、０１１０と００００００１０の
アドレスをアクセスして、（１）式に示すＤｔ、＝０１
１０１００００００１０＝００１１が算定される。また
、ＲＯＭ２では、０１００と００００００１０のアドレ
スをアクセスして、（２）式に示すＤＬ＝０１００１０
Ｏ００００１０＝ＯＯ１０が算定される。ＲＯＭＩおよ
びＲＯＭ２による割算結果は各々加算器３へ出力される
。該加算器３はＤＬＩとＤＬを加算して、Ｄａ ＝ＤＬ
＋ ＋［）Ｌ＝００１１００００＋０Ｏ１０＝００１１
００１０を出力する。この値は、０１１００１００１０
Ｏ００００１０＝ＯＯ１１００１０に−敗し、本発明に
よる処理の正しいことが判る。
尚、本発明においては、ＲＯＭの容量を大きくすること
により、更に大きな数を扱うことができる。
により、更に大きな数を扱うことができる。
また、８ビツトと８ビツトの割算例を示したが、例えば
、１６ビソト／８ビツトの演算も可能である。この場合
には、５１２にビットの容量のＲＯＭを２個用いる必要
がある。
、１６ビソト／８ビツトの演算も可能である。この場合
には、５１２にビットの容量のＲＯＭを２個用いる必要
がある。
以上説明した通り、本発明の割算回路によれば、データ
の上位ビットと下位ビットに分割し、各々を個別に割算
したのち両者を加算するようにしたため、割算のための
ＲＯＭ容量を従来に比べて極めて小さくでき、回路の小
型化とコストダウンを図ることが可能となる。
の上位ビットと下位ビットに分割し、各々を個別に割算
したのち両者を加算するようにしたため、割算のための
ＲＯＭ容量を従来に比べて極めて小さくでき、回路の小
型化とコストダウンを図ることが可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の割算回路を示す回路図。 符号の説明
従来の割算回路を示す回路図。 符号の説明
Claims (1)
- 【特許請求の範囲】 被除数の上位ビットおよび除数によって得 られる商を前記上位ビットおよび前記除数 によって定まるアドレスに記憶する第１の ＲＯＭテーブルと、 被除数の下位ビットおよび除数によって得 られる商を前記下位ビットおよび前記除数 によって定まるアドレスに記憶する第２の ＲＯＭテーブルと、 前記第１および第２のＲＯＭテーブルの前 記商の加算に基づいて前記除数および前記被除数に基づ
く商を演算する加算手段を設けたことを特徴とする割算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013279A JPS62172430A (ja) | 1986-01-24 | 1986-01-24 | 割算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013279A JPS62172430A (ja) | 1986-01-24 | 1986-01-24 | 割算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62172430A true JPS62172430A (ja) | 1987-07-29 |
Family
ID=11828761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013279A Pending JPS62172430A (ja) | 1986-01-24 | 1986-01-24 | 割算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166623A (ja) * | 1989-11-27 | 1991-07-18 | Matsushita Electric Ind Co Ltd | 除算回路 |
| US5155382A (en) * | 1992-02-07 | 1992-10-13 | Digital Equipment Corporation | Two-stage CMOS latch with single-wire clock |
-
1986
- 1986-01-24 JP JP61013279A patent/JPS62172430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166623A (ja) * | 1989-11-27 | 1991-07-18 | Matsushita Electric Ind Co Ltd | 除算回路 |
| US5155382A (en) * | 1992-02-07 | 1992-10-13 | Digital Equipment Corporation | Two-stage CMOS latch with single-wire clock |
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