JPS63137328A

JPS63137328A - 乗算器

Info

Publication number: JPS63137328A
Application number: JP61285001A
Authority: JP
Inventors: Hideaki Takeda; 武田　英昭; Haruo Hayamizu; 速水　治夫; Toshio Nakamura; 敏夫中村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-11-29
Filing date: 1986-11-29
Publication date: 1988-06-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は乗算を行う乗算器に関するものである。

［従来の技術］第５図は従来通常の乗算器における乗算の原理を示す。

ここでは、被乗数”４２８６１　”　　（１０進数）１
乗数”５１４４３″　（１０進数）を２進数により乗算
する例を説明する。

第５図において、２進数乗算は次にように行う。

乗数の１桁目の値が１”であるので、第１行　　　目の
桁位置（１桁目）に被乗数を合わせる。乗数の２桁目の
値が°°１”であるので、第２行目の桁位置（２桁目）
に被乗数を合わせる、すなわち部分乗算を行う。次に乗
数の３桁目の値は°０”であるのでその行位置の３桁目
から被乗数の桁数分を０”とする。

以下、同様の手順で、桁の順に、１６桁目までその桁位
置に合わせ被乗数と乗数の部分乗算を繰返し行う。そし
て、１行目から１６行目までの各部分乗算結果を合計す
ることにより、第５図示の乗算結果を得ることができる
。

このような公知の乗算原理に基づいて、一般に定数と変
数の乗算を行うにあたっては、たとえば、ＴＴＬアプリ
ケーションマニアルとデータブック（１９８１版）テキ
サス　インスツルメンツ　アジア　リミテッド、ｐｐ７
−３７３，３８９〜３９２　（１９８１，７）　　に示
されるように、汎用の２変数の乗算器を使用している。

第６図は、以上のような乗算原理に基づいた、２×４ビ
ツトの従来の乗算器の構成の一例を示す。なお、この乗
算器はＬＳ２６１という公知のＩＣである。

第６図において、１は乗数入力であり、２は被乗数人力
である。３はラッチ制御線であり、４は出力である。Ａ
、Ｂはインバータであり、ＡＮＤはアント回路である。

ＮＡＮＤはナンド回路、ＮＯＲはノア回路であり、ＯＲ
はオア回路である。

第７図〜第９図は、同様に６×１６ビツトの従来の乗算
回路の構成の一例を示す。

なお、第７図は４×４ビツト乗算器１３への入力側の配
線を示す回路図であり、第８図は４×４ビツト乗算器１
３への出力側の配線を示す回路図である。第９図は部分
乗算の加算回路の配線を示す。

第７図〜第９図において、１０は被乗数人力であり、１
１は乗数入力である。１３は４×４ビツトの乗算器であ
る。１２は出力であり、１４は７ビツト・ワレンンスツ
リーである。１５は桁上がり付１ビット加算器であり、
１６は４ビツト加算器である。

このような構成における２変数の乗算器は、一方が定数
の乗算の場合にも用いられ、論理回路のハード量および
論理回路をＬＳＩ化した場合の配線量が多いという欠点
があった。

また、このような従来の乗算器では定数と変数の乗算を
高速化するために、変数の取り得る範囲の値と定数の乗
算結果を計算して、この計算結果を予め変数の値に対応
させて表にまとめ、この表をメモリに格納している。そ
して、定数と変数の′乗算に際し、設定された変数の値
に応じてこの表から乗算結果を導く乗算器も考えられて
いる。

第１０図は上述乗算結果をメモリに記憶する一例を示す
。１００はメモリであり、第６図で示した定数としての
被乗数”４２８６１”（１０進数）と変数としての乗数
の値°“０゛°〜”　２１６−ｔ’“　（１０進数）ま
でを各々乗算した結果を格納している。なお、メモリ１
００の格納番地を変数の値に対応させているので本例で
はＯ番地〜２１１１−１番地が必要となり、乗算結果は
３２ビツトであるので乗算結果を格納しておくメモリの
大きさは３２Ｘ　２　”ビット（押２２ビット）必要と
なる。

［発明が解決しようとする問題点］このように、従来の乗算器では、ｎビット×ｎビットの
乗算では２ｎＸ２”ビットの乗算結果を表にして格納し
ておくメモリが必要であり、そのメモリ容量が大きくな
るという欠点があった。

そこで、本発明の目的は、このような欠点を除去し、定
数と変数の乗算結果を記憶しておくメモリのメモリ容量
を減少することのできる乗算器を提供することにある。

［間硬点を解決するための手段］このような問題点を解決するために、本発明は定数と変
数の乗算を行う乗算器において、変数を予め定められた
桁位置に応じて複数の部分に分割し、当該分割された部
分のとりうる値と定数との乗算を行った部分乗算結果を
値と関連付けて記憶した記憶手段と、変数の値が設定さ
れたときに、当該変数の値から定まる部分の値に対応す
る部分乗算結果を記憶手段から読み取る読み取り手段と
、当該読み取られた部分乗算結果を予め定められた桁位
置に応じて加算すること屹より乗算を行う乗算手段とを
具えたことを特徴とする。

［作　用］本発明は、変数を予め定められた桁位置に応じて複数の
部分に分割し、この分割された部分のとりうる値と前記
定数との乗算を行った部分乗算結果を分割された部分の
値と互に関連付けて予め記憶手段に記憶しておき、変数
の値が設定されたときにこの値から定まる部分毎の値に
対応する部分乗算結果を記憶手段から読み取り手段によ
り読み取って、この読み取フた値を加算手段により加算
して定数と変数との乗算結果を求めるので、記憶手段の
メモリ容量を減少することができる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

本発明は、変数の値を上位桁部と下位桁部の複数の部分
に分割し、各部分の範囲における変数のとりうる値と定
数とを乗算した結果を予めメモリに格納している。そし
て、変数と定数の計算に際しては、対応する変数の値に
おける上述上位桁部と下位桁部の乗算結果を加算するよ
うにして、乗算回路の簡素化を図ると共に、メモリの容
量を減少するものである。

第１図は乗数を２分割して乗算を行う場合の原理の一例
を示す図である。第１図において、２１は２進表現され
た１６ビツトの被乗数、２２は２進表現された１６ビツ
トの乗数であり、各々レジスタに格納されている。２３
は被乗数の下位ビットであり、２４は被乗数の上位ビッ
トである。２５は乗数の下位ビットであり、２６は乗数
の上位ビットである。２７は被乗数２１と乗数２２の下
位ビット２５との乗算途中結果であり、２８は被乗数２
１と乗数２２の上位ビット２６との乗算途中結果である
。２９は乗算結果であり、乗算結果２９はレジスタに格
納される。３０．３１は乗算途中結果２７の部分、３２
．３３は乗算途中結果２８の部分、３４．３５．３６は
乗算結果２９の部分である。

３４は部分３０を加算した結果の下位８ビツトであり、
３５は部分３０の加算結果の９ビツトより上位部分と部
分３１および３２とを加算した結果の１６ビツト、３６
は部分３１および３２の加算結果の１７ビツトより上位
部分と部分３３を加算した結果である。

第２図は第１図に示した乗算原理に基づいて乗数および
被乗数に具体的な数字を当てはめたときの乗算例を示し
ている。

第３図は第１図示の乗算原理を実現する本発明の実施例
であり、乗数、被乗数とも１６ビツトとしている。

第３図において、５０は乗数（変数）の下位ビット入力
端であり、５１は乗数の上位ビット入力端である。５２
は第１図示の２７の部分乗算結果を格納するメモリであ
り、５３は第１図示の２８の部分乗算結果を格納するメ
モリである。５４および５５は加算器である。

５６．５７．５８は、それぞれ、部分加算結果３４，３
５．３６に対応する乗算結果の出力端であり０．５’９
　、６０はメモリ５２．５３の番地線であり、６１．６
２は各々メモリ５２．５３のデータ線である。そして、
部分乗算結果２７．２８の取り得る値が予め各々のメモ
リ５２．５３に格納されている。なお、メモリ５２．５
３の大きさは各々２４ビット×２８語となる。

次に、乗数２２を２分割し、乗数２２の下位８ビツトお
よび上位８ビツトを各々入力端５０．５１より人力し、
メモリ５２．５３の各々の番地とする。そしてメモリ５
２．５３より部分乗算結果（各２４ビツト）を読み出す
。メモリ５２から読み出した結果のうち、下位８ビツト
はそのまま出力端５６から出力し、残りの上位１６ビツ
トを加算器５４の一方に桁位置を合わせて入力する。ま
た、メモリ５３から読み出した結果の内、下位１６ビツ
トを加算器５４の他方の入力端に桁位置を合わせて入力
し、残りの上位８ビツトを加算器５５の一方にやはり桁
位置を合わせて入力する。加算器５４の加算結果は出力
端５７より出力され、部分３５となる。また、加算器５
４からの桁上がり（１ビツト）とメモリ５３の上位８ビ
ツトを加算した結果を出力端５８より出力し、部分３６
とする。

なお、加算器５４．５５は分割せずに１台の２４ビツト
加算器としてもよい。さらにまた、メモリ５２と５３の
内容は同一であるため、メモリを１台とし、２回に分け
て上位ビットと下位ビットとを読み出すように構成して
もよい。

第４図は、第３図に示した本発明実施例の構成例にもと
づく乗算例を示す。

第４図において、メモリ５２には′ｆＪ２図に示した定
数としての被乗数”　１０１００１１１０１１０１１０
１”に対して、変数としての８ビツトの乗数である°“
００００００００”を乗算した結果から、”１１１１１
１１１”を乗算した結果までをその乗数に対応したアド
レスに格納している。

メモリ５３にも同様の内容を記憶しておくものとする。

そこで、乗算を行う際に、１６ビツトの設定された変数
の値、すなわち乗数”　１１００１０００１１１１００
１１”は８ビツトごとに上位と下位の２つに分けられる
。そして下位の値”、　１１１１００１１　”に対応す
るメモリ５２のアドレスにおけるデータと、上位の値”
１１００１０００”に対応するメモリ５３のアドレスに
おけるデータを８ビツト上位にずらしたデータとを加算
器５４．５５により加算するので目的の乗算結果２９が
得られることになる。

つまり、本発明では、１６Ｘ１Ｂビツトの乗算を分割し
て１６Ｘ８ビツトの乗算とその加算を行うだけでよいか
ら、１６ｘ１８ビツトの乗算を行う従来例に比べてハー
ドウェア量を削減できる。

しかもまた、本実施例では、上述乗算結果を分割してメ
モリ５２．５３に格納しておくことにより、従来の乗算
を分割せずに乗算結果をメモリに格納しておく方式に比
べ、メモリ量を大幅に削減でき′る。

たとえば、ｍビットｘｎビットの乗算でｎが変数の場合
、従来の乗算器であると、変数のとり得る値の範囲がＯ
〜２　’−１の２′通りで、多値に対応する結果の値の
大きさが各々ｍ＋ｎビットであるから、（ｍ十〇）×２
ｎビットのメモリが必要でる。しかし、本実施例では、
変数をに分割した場合、部分変数の値の変化する範囲が
０〜２［ｎ／ｋ）−１で、部分乗算の結果の値の大きさ
がｍ＋［ｎ／ｋｌであるから、メモリの大きさは（ｍ＋
ｎ／ｋ）　　ｘ２［ｎ／ｋｌ　ビットの大きさでよく、
メモリ容量を大幅に減少することができる。

たとえば、ｋ＝２　、　ｍ−ｎ−１６の時で一度にデー
タを読み出す場合には、従来例に比べ、約１７１７１、
ｍ＝ｎ−３２の時で約１７４３６９１のメモリ容量でよ
い。

また、本実施例では乗数を２分割する例について説明し
たが、乗数を３分割以上する場合においても、メモリを
分割数分設けるか、あるいは分割数に応じた回諮読み出
すことにより本実施例を容易に適用できることは言うま
でもない。

［発明の効果］以上、説明したように、本発明によれば、変数を格納し
ておくメモリ容量を減少することができ、乗算を行う論
理回路のハードウェア量をも縮小することができるとい
う効果が得られる。

【図面の簡単な説明】

第１図は本発明の乗算原理を例示する説明図、第２図は第１図の具体的乗算例を示す説明図、第３図は本発明の一実施例の構成を示すブロック図、第４図は第３図における具体的な乗算例を示す説明図、第５図は従来例における乗算原理を示す説明図、第６図〜第９図は従来例の構成の一例を示す回路図、第１Ｏ図は従来例におけるメモリ格納内容の一例を示す
説明図である。２１・・・２進表現された被乗数（定数）、２２・・・
２進表現された乗数、２３・・・被乗数２１の下位ビット、２４・・・被乗数２１の上位ビット、・２５・・・乗数
２２の下位ビット、２６・・・乗数２２の上位ビット、２７・・・被乗数２１と下位ビット２５との乗算途中結
果、２８・・・被乗数２１と上位ビット２６との乗算途中結
果、２９・・・乗算結果、３０．３１・・・乗算途中結果２７の部分、３２．３３
・・・乗算途中結果２８の部分、３４．３５．３６・・
・乗算結果２９の部分。

Claims

【特許請求の範囲】定数と変数の乗算を行う乗算器において、前記変数を予
め定められた桁位置に応じて複数の部分に分割し、当該
分割された部分のとりうる値と前記定数との乗算を行っ
た部分乗算結果を前記値と関連付けて記憶した記憶手段
と、前記変数の値が設定されたときに、当該変数の値から定
まる前記部分の値に対応する部分乗算結果を前記記憶手
段から読み取る読み取り手段と、当該読み取られた部分乗算結果を前記予め定められた桁
位置に応じて加算することにより乗算を行う乗算手段とを具えたことを特徴とする乗算器。