JPS5932817B2 - ２進数の２進−モデュロｍ変換を行なう装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明は、大きい２進数についてモデユロＭ（ＭＯｄ
ｕｉＯＭ）変換を達成するための装置に関するもので、
特に、そのような変換を達成するための高速度かつ信頼
性のある低価格の装置に関するものである。

そのような変換を必要とする１つの分野は、大きな並列
メモリ配列コンピユータを用いて行なわれるマトリツク
ス計算であり、そのような例は１９７１年１２月、コン
ピユータに関するＥＥＥ紀要、１５６６−１５６９頁、
（並列メモリの構成と使用）において、Ｂｕｄｎｉｋお
よびＫｕｃｋによつて述べられている。

そのような計算では、２３ビツトのオーダの２進数につ
いて、モデユロ６７変換が行なわれる。大きな数に対す
る順方向の直接モデユロＭ変換は、その数をＭによつて
除算し、そしてその余りを答としてストアすることよつ
て行なわれる。

しかしながら、大きい数を除算する計算の処理速度に実
際に利用できないほど遅いため、高速度計算においては
実用的ではない。これに代わるもとして、剰余算術の原
理を応用することにより、ｎビツトの２進数を、適当な
重みをつけた２進ビツトｎ個の総和として表わすことが
できる。

モデユロＭは、ｎビツトの各々に対する剰余の総和とし
て表わすことができるため、モデユロＭ（７）ｎ個の加
算によつて、２進数に対するモデユロＭ変換を行なうこ
とができる。しかしながら、ｎ加算処理は、ｎの値が大
きいときには、その演算速度が遅く、非実用的である。
発明の目的および概要 それゆえに、この発明の目的は、大きい数の２進−モデ
ユロＭ変換を達成する高速度の装置を提供することであ
る。

この発明の他の目的は、簡単かつ低価格の、信頼性の高
いデジタルハードウエアを用いて、大きい数の２進一モ
デユロＭ変換を達成することである。

この発明の上述の目的および他の目的は、大きい２進数
について部分的にモデユロＭ変換を行ない、かつそれぞ
れの部分についてのモデユロＭ変換の結果に対してモデ
ユロＭ加算を行なうことによつて、達成することができ
る。

変換されるべき２進数は、各々が約ｋビツトの、隣接し
たセグメントに区域分けされ、各ｋビツトセグメントは
、個々に関連した、ＲＯＭをアドレス指定する。各セグ
メントごとのモデユロＭ変換の対応関係は予め定められ
ており、個々に、関連したＲＯＭにストアされている。
ＲＯＭ出力をモデユロＭ加算と組合わせて変換を完了す
る。上で述べたシステテムの形態および動作を簡単な形
で説明した。

この発明の他の特徴は、図面および後で示される詳細な
説明によつて、一層明らかとなろう。実施例の詳細な説
明 この発明における、２進−モデユロＭ変換は、変換され
るべき２進数を分割してセグメント化することによつて
、いくかのビツトからなるセグメントの集まりと考え、
それらのセグメントを別個に変換し、かつその後モデユ
ロＭ加算によつてこれらを総和してすべての変換を完了
することによつて、達成される。

一例として、セグメント化は次のように行なわれる。＼
υυノＩ工鳳▲ ここで、Ｂは長さｎの２進数であり、Ｂｎは上位からｎ
番目の位の２進ビツト（１またはＯ）であり、１Ｂ１ｍ
は、２進数ＢのモデユロＭ変換の結果を表わす値であり
、Ｍは整数である。

すなわち、モデユロＭ変換は、ＢをＭによつて除算した
結果の剰余に等しい。Ｍを一定にして、２進数の長さを
種々のものとした場合についてこの発明を適用した、特
定の例を以下に述べる。

次に、この発明をハードウエアによつて具体化したもの
を詳細に述べ、そしてそのリアル−タイム性が実用的で
あるという利点を示すことにする。まず、第１図を参照
する。

第１図は、符号を有する、２３ビツトの２進数１１を、
この発明に従つてモデユロ６７に変換する、実施例を示
すプロツク図である。ここでの変換は、ただ２つの比較
的小さな２５６Ｘ７ビツトのＲＯＭｌ３および１５と、
２個のモデユロ加算器１７および１９と、１個の簡単な
加算器２１とによつて行なわれる。以下に示すように、
この変換は最小のプロセツサまたはクロツクタイムで生
ずる。まず、２進数１１の各位のビツトを３つの部分に
セグメント化する。

８つの最上位ビツトは２５６×７のＲＯＭｌ３をアドレ
ス指定し、８つの中位ビツトは２５６×７のＲＯＭｌ５
をアドレス指定し、かつ６つの最下位ビツトはモデユロ
加算器１９の第１の入力２９となる。

モデユロ加算器１９の機能および構成の説明は、ＲＯＭ
ｌ３および１５の説明の後に行なう。ＲＯＭｌ３および
１５は、２５６（２８）アドレスと、モデユロ６７変換
のための７ビツトの所要ワード長さとを有する。

標準形のリードオンリメモリである。ワード長さを７ビ
ツトとするのは、６７は１２８（２７）よりも小さいが
、６４（２６）よりも大きいからである。それぞれのＲ
ＯＭを、それぞれ１個のＬＳＩチツプで製作してもよく
、または両方のＲＯＭを１個のＬＳＩチツプで製作して
もよい。この実施例を具体的に動作させたときには、２
個のＭＯｔＯｒＯｌａＭＣＭｌＯｌ５ＯＲＯＭを並列に
並べて２５６×８のＲＯＭを形成することによつて、満
足できるＲＯＭを構成した。ＲＯＭｌ３および１５は、
それぞれ２進数１１の中から選ばれた８ビツトによつて
アドレスされ、その選ばれた８ビツトの２進数に対する
、所定のモデユロ変換の結果を出力する。

２進数１１の中位の８ビツトのうちの最下位ビツトは２
７−１２８を表わしていることになるため、ＲＯＭｌ５
はＩ（１は０から２５５までの整数）を１２８倍したも
のと等価な、１０進数を表わす８ビツトによつて、その
中にストアされている内容の１つがアドレスされる。

次に第２図を参照すると、第２図はＲＯＭｌ５に入力す
る８ビツトに対する、モデユロ６７出力の２５６の場合
についてのすべてを示す図である。第２図において、２
進アドレス入力の欄に掲げられている数を、それぞれ１
２８倍し、そしてＶ６７で除算した剰余がモデユロ６７
として出力されることがわかるであろう。例として、１
０進数等価アドレス１２８×２（−２５６）を入力とし
た場合の出力は５５（＝２５６−３×６７）である。他
の２５５種類の入力に対するＲＯＭｌ５の出力は、それ
ぞれ同じような対応関係で予め定められており、その出
力されるべき値はＲＯＭｌ５にストアされている。ＲＯ
Ｍｌ３のモデユロ出力は、入力された最上位の８ビツト
に対応する１０進数１を３２７６８（＝２１５）倍して
得られた数を、さらに６７で除算した場合に得られる剰
余として決定され、ＲＯＭｌ３の中にストアされている
。ここでも同様に、ＩはＯから２５５までのすべての整
数である。第２図に示した関係は、ＲＯＭｌ５に関する
ものであり、ＲＯＭｌ３については図示していないが、
入力と出力との間の関係はこρような方法によつて予め
定められている。たとえば、その入力である１０進等価
アドレスが１２３であるならば、１２３×３２７６８を
６７で除算した剰余６０が出力されるようになつている
。ＲＯＭｌ５の出力はモデユロ加算器１９の第２入力３
１に与えられる。

モデユロ加算器１９は、すべての入力を総和し、かつモ
デユロＭの結果を出力する機能を果たす。２つの入力２
９と３１との総和が６７より小さいときには、モデユロ
加算器１９におけるモデユロ加算は単に入力の総和であ
るが、入力２９と３１との総和が６７またはそれよりも
大きいときには、入力の総和から６７を減算するという
動作を行なう。

このようにして、モデユロ加算は入力を加算し、その総
和を数６７と比較し、もしその総和が６７以上の場合に
はその総和から６７を減算するというステツプによつて
達成することもできる。しかしながら、この発明の好ま
しい実施例においては他の方法が採用されている。

第３図は、第１図のモデユロ加算器１９の詳細を示すプ
ロツク図であるが、ここでは、入力２９および３１を総
和し、次にこの入力の総和から６７を減算し、さらに後
者が負であるか正であるかによつて、入力の直接の総和
または入力の総和から６７を減算した結果をマルチプレ
クスするというステツプを並行して行なう。たとえば、
入力２９および３１がそれぞれ“１５− ″２３”゜で
あつたとすると、入力の総和は１５＋２３＝３８であり
、入力の総和から６７を減算したものは、３８−６７＝
一２９となり、後者が負の数であることから、前者すな
わち″３８゛を出力する。すなわち、入力２９および３
１を有するモデユロ加算器１９は、第１のキヤリプロパ
ゲゝト（ＣａｒｒｙｐｒＯｐａｑａｔｅ）加算器３３に
おいてこれらの入力の加算を行なう。このタスクのため
の適当な加算器はＭＯｔＯｒＯｌａＭＣｌＯｌ８ｌ４ビ
ツト算術論理ユニツトである。入力２９および３１は、
各々７ビツトの幅をもつているので、並列に動作する２
個のＭＣｌＯｌ８ｌが全加算に必要である。入力の直接
の加算と平行して、入力の総和から６７を減算する動作
が、キヤリセーブ（Ｃａｒｒｙｓａｖｅ）加算器３５お
よび第２のギアリブｏ／マゲート加算器３７の直列的な
動作によつて達成される。

キヤリセーブ加算器３５は、並列に動作する２個のＭＯ
ｔＯｒＯｌａデユアル高速加算器／減算器ＭＣｌＯｌ８
Ｏから製作することができる。第２のキヤリプロパゲー
ト加算器３７は、キヤリプロパゲート加算器３３と同一
に製作することができる。第１のキヤリプロパゲート加
算器３３および第２のキヤリプロパゲート加算器３７の
各々の出力３９および４１は、マルチプロクサ４３に対
する入力を与える。

このマルチプレクサ４３は、第２のキヤリプロパゲート
加算器３７の出力４１の符号が、負であるかまたは正で
あるかによつて、それぞれ出力３９または出力４１を出
力する。この符号の情報は、トグルまたは制御入力４４
が持つている。マルチプレクサ４３は、２個のＭＯｔＯ
ｒＯｌａＱｕａｄ２入力 ＭＵＸＭＣｌＯｌ７３マルチ
プレクサを並列にすることによつて製作することができ
る。再び第１図を参照する。

マルチプレクサ４３の出力４５は、モデユロ加算器１７
の一方の入力として与えられ、モデユロ加算器１７は、
上述したモデユロ加算器１９と同様の機能を果たす。モ
デユロ加算器１７の第２の入力はＲＯＭｌ３の出力４７
によつて与えられる。ＲＯＭｌ５が中位の８ビツトに対
するモデユロ６７変換の結果をストアしているのと同様
に、ＲＯＭｌ３は符号をもつた２進数１１の最上位８ビ
ツトに対するモデユロ６７変換の結果をストアしている
。ＲＯＭｌ３におけるモデユロ６７の結果は、上述した
ように、ＲＯＭｌ５においてモデユロ６７変換を予め定
めるために用いた方法と類似した態様で予め定められて
いる。モデユロ加算器１７の出力は加算器２１に第１の
入力として与えられる。

第２の入力５１は、モデユロ数６７を示す。制御入力５
３は、２進数１１の符号ビツト５５によつて与えられる
。もし符号ビツト５５が正であるならば、第１の入力４
９は加算器２１を直接に通過し加算器出力５７に至り、
それが最終結果としての２進一モデユロ６７変換を与え
る。逆に、もし符号ビツト５５が負であるならば、その
ときは、第１の入力４９が、数６７を表わす第２の入力
５１から減算され、かつその結果が変換の最終結果とし
て出力される。すなわち、数Ａに対するモデユロＭの結
果は、Ａが正のときにはＡをＭで除算した剰余であり、
Ａが負のときには、ＩＡｌをＭで除算した剰余を、Ｍか
ら差し引いた値であることに対応した演算となつている
。加算器２１は、２個の並列ＭＯｔＯｒＯｌａＭＣｌＯ
ｌ８ｌ４ビツト算術論理ユニツトから製作される。

或る商業的に入手可能な加算器／減算器は、単に１つの
入力について補数を計算し、それと他の入力とを加え合
わせることによつて減算を達成する。その結果は、真の
減算値よりも１だけ小さい。そのような場合は、数６７
ではなく、数６８を第２の加算器入力５１に与えること
によつて、正しい２進−モデユロ６７変換の結果を生じ
させる必要がある。上に述べたことかられかるように、
もし変換されるべき２進数が常に正あるならば、加算器
２１は必要としない。

それは、モデユロ加算器１７の出力が変換の最終結果を
与えるからである。この発明の十分な内容をさらに図解
し明らかにするために、モデユロ６７変換の２つの他の
例を示すことにする。最初に、第４図を参照すると、こ
の実施例では、符号をもつた、１５ビツトの２進数５９
がただ１個のＲＯＭ、１個のモデユロ加算器、および１
個の簡単な加算器を用いて、モデユロ６７に変換される
。

第１図と比較することによつて、符号を有する１５ビツ
トの２進数の変換は、符号を有する２３ビツトの２進数
の変換を行なう装置から、１５ビツトの数の変換に必要
のない、ＲＯＭｌ３およびモデユロ加算器１７を取り除
いたものとなつている。次に、第５図を参照すると、正
の符号のみをもつた２３ビツトの２進数６１は、単に２
個のＲＯＭと、２個のモデユロ加算器と、１個の簡単な
加算器と、１個のマルチプレクサとを用いてモデユロ６
７に変換される。

第１図と比べることによつて、正の符号のみをもつ２３
ビツトの２進数の変換は、最下位の７ビツトの変換の部
分以外は、符号を有する。２３ビツトの２進数の変換と
類似する態様で行なわれることがわかる。

７ビツトは０から１２７までの数を表わす。

したがつて、モデユロ６７変換の結果は、その２進数そ
れ自身（Ｏから６６の２進表示に対して）または、２進
数から６７を減算した結果（６７から１２７の２進表示
に対して）の、いずれかである。加算器６５において、
数６７を最下位の７ビツト７３から減算するが、加算器
６５は２個の並列のＭＯｔＯｒＯｌａＭＣｌＯｌ８ｌの
４ビツト算術論理ユニツトから構成できる。

加算器６５の出力はマルチプレクサ７１の第１の入力６
９として与えられるが、マルチプレクサ７１は２個のＭ
ＯｔＯｒＯｌ＝ＭＣｌＯｌ７３Ｑｕａｄ２入力 ＭＵＸ
マルチプレクサから構成される。最下位の７ビツト６３
は、マルチプレクサ７１に対する第２の入力７３を与え
る。マルチプレクサ７１の出力７５は、加算器６５にお
ける計算の結果が負または正のいずれであるかによつて
、それぞれ第１の入力６９または第２の入力７３のいず
れかを出力する。マルチプレクサ７１の制御入力JモVは
、加算器６５から得られ、必要に応じて第１の入力６９
と第２の入力７３との間で、マルチプレクサ７１をトグ
ルする。２３ビツトの正の２進数１１についてのモデユ
ロ６７変換の最終結果は、符号を有する、２３ビツトの
２進数１１に対する上述の態様と類似の態様で得られる
。

種々の２進−モデユロ６７変換についての以上の説明に
よつて、この２進数のモデユロＭ変換の装置が、高速度
で変換を行ない、簡単かつ融通性の高いことがわかるで
あろう。

この発明の例として示した実施例の以上の説明は、例示
としてのみのものであつて、この発明の範囲の限定とし
て解 ５すべきものではない。

【図面の簡単な説明】

第１図は、符号を有する２３ビツトの２進数およびＭが
６７である場合についてのモデユロＭについて用いるこ
の発明の２進−モデユロＭ変換器の図である。 第２図は、この発明の実施例において用いられるＲＯＭ
のモデユロＭ変換の結果を予めストアする方法を図解す
る図である。第３図は、この発明の実施例における変換
器で用いるモデユロＭ加算器を示す図である。第４図は
、符号を有する、１５ビツトの２進数に対して適用され
た、この発明のモデユロＭ変換器を示す図である。第５
図は、２３ビツトの正の２進数に対して用いる、この発
明の実施例のモデユロＭ変換器を示す図である。図にお
いて、１１，５９および６１は２進数、１３および１５
はＲＯＭｌｌ７および１９はモデユロ加算器、２１およ
び６５は加算器、３３および３７はキヤリプロパゲート
加算器、３５はキヤリセーブ加算器、４３および７１は
マルチプレクサを示す。

Claims (1)

1. 【特許請求の範囲】 １ 数Ｍよりも大きい値の２進数をモデユロＭに変換す
   る装置であつて、２つの入力をもち、そこへ伝達された
   モデユロＭ２進数データを加算するための手段と、前記
   ２進数の第１の部分を前記２つの入力のうちの第１のも
   のに伝達するための手段とを備え、前記第１の部分は、
   前記数Ｍよりも小さい値の２進数データであり、前記２
   進数の第２の部分をモデユロＭに変換するためのメモリ
   を含む手段をさらに備え、前記第２の部分は、前記２進
   数から前記第１の部分を除いたものであり、前記変換さ
   れた第２の部分を前記２つの入力のうちの第２のものに
   伝達するための手段をさらに備える、２進数−モデユロ
   Ｍ変換装置。 ２ 前記加算のための手段は、モデユロＭ加算器を含む
   、特許請求の範囲第１項記載の２進数−モデユロＭ変換
   装置。 ３ 前記モデユロＭ加算器は、 前記数Ｍよりも小さい２進数表示を受ける第１の２進入
   力と、前記数Ｍよりも小さい２進数表示を受ける第２の
   ２進入力と、前記第１および前記第２の２進入力として
   受けた２進表示を加算するための第１の加算器手段と、
   前記第１の加算器手段と並列に動作し、前記第１および
   第２の２進入力として受けた２進表示と前記数Ｍの２進
   表示の符号を反転させたものとを加算するための第２の
   加算手段と、前記第２の加算手段の加算結果に応答して
   、前記第２の加算器手段の加算結果が正のとき前記第２
   の加算器手段の加算結果を出力し、前記第２の加算器手
   段の加算結果が負のとき前記第１の加算器手段の加算結
   果を出力するマルチプレクサ手段とを備える。 特許請求の範囲第２項記載の２進数−モデユロＭ変換装
   置。４ 前記第１の加算器手段は、キヤリプロパゲート
   加算器を含み、前記第２の加算器手段は、キャリセーブ
   加算器とキヤリプロパゲート加算器とを直列に含む、特
   許請求の範囲第３項記載の２進数−モデユロＭ変換装置
   。 ５ 前記数Ｍは素数である。 特許請求の範囲第１項記載の２進−モデユロＭ変換装置
   。６ 前記素数は６７である。 特許請求の範囲第５項記載の２進数−モデユロＭ変換装
   置。７ 数Ｍの２倍の値よりも大きな正の２進数をモデ
   ユロＭに変換するため装置であつて、前記正の２進数の
   第１の部分を変換するための第１のモデユロＭ変換器を
   備え、前記第１の部分は前記数Ｍの２倍よりも小さい値
   の２進数を表わし、前記第１のモデユロＭ変換器は、 前記第１の部分を入力し、前記第１の部分と前記Ｍの符
   号を反転させたものとを加算し、かつ前記加算結果が正
   および負のいずれであるかを表示するための加算器手段
   と、前記表示に応答して、前記表示が正のとき前記加算
   器手段の加算結果を出力し、前記表示が負のとき前記第
   １の部分を出力するマルチプレクサ手段とを備え、前記
   正の２進数の残りの部分を変換するための第２のモデユ
   ロＭ変換器をさらに備え、前記残りの部分は、前記２進
   数から前記第１の部分を除いたものであり、前記第２の
   モデユロＭ変換器は、前記残りの部分によつてアドレス
   されるメモリシステムを含み、前記メモリシステムは少
   なくとも２つのメモリを含み、前記少なくとも２つのメ
   モリの各々は、前記残りの部分における一連のビットの
   各セグメントによつてアドレスされて、各メモリアドレ
   スに対して予めストアされたモデユロＭ変換を出力し、
   前記第２のモデユロＭ変換器は複数個のモデユロＭ加算
   器をさらに備え、前記モデユロＭ加算器は個々に前記少
   なくとも２つのメモリの各々と相関し、前記第２のモデ
   ユロＭ変換器は前記少なくとも２つのメモリの各々をそ
   れと相関された個々のモデユロＭ加算器に接続し、前記
   マルチプレクサ手段を前記複数個のモデユロＭ加算器の
   １つへと接続し、また前記複数個のモデユロＭ加算器を
   互いに接続して、前記複数個のモデユロＭ加算器のうち
   の１つのものの出力で前記正の２進数のモデユロＭ変換
   を与える手段をさらに備える、２進数−モデユロＭ変換
   装置。 ８ 前記複数個のモデユロＭ加算器の各々は、前記数Ｍ
   よりも小さい２進数表示を伝達するための第１の２進入
   力と、前記数Ｍよりも小さい２進数変示を伝達するため
   の第２の２進入力と、前記第１および前記第２の２進入
   力の２進数表示を加算するための第１の加算器手段と、
   前記第１の加算器手段と並列に動作し、前記第１および
   前記第２の２進表示と前記数Ｍの２進表示の符号を反転
   させたものとを加算するための第２の加算器手段と、前
   記第２の加算器手段の加算結果に応答して、前記第２の
   加算器手段の加算結果が正のとき前記第２の加算器手段
   の加算結果を出力し、前記第２の加算器手段の加算結果
   が負のとき前記第１の加算器手段の加算結果を出力する
   マルチプレクサ手段とを備える、特許請求の範囲第７項
   記載の２進数−モデユロＭ変換装置。 ９ 前記数Ｍは素数である。 特許請求の範囲第８項記載の２進数−モデユロＭ変換装
   置。１０ 前記素数は６７である。 特許請求範囲第９項記載の２進数−モデユロ変換装置。
   １１ ２進数−モデユロＭ変換器に用いるためのモデユ
   ロＭ加算器であつて、数Ｍよりも小さい２進数表示を伝
   達するための第１の２進入力と、数Ｍよりも小さい２進
   数表示を伝達するための第２の２進入力と、前記第１お
   よび前記第２の２進入力に伝達された２進表示を加算す
   るための第１の加算器手段と、前記第１の加算器と並列
   に動作し、前記第１および前記第２の２進入力に伝達さ
   れた２進表示と前記数Ｍの２進表示の符号を反転したも
   のとを加算するための第２の加算手段と、前記第２の加
   算器手段の加算結果に応答して、前記第２の加算器手段
   の加算結果が正のとき前記第２の加算器手段の加算結果
   を出力し、前記第２の加算器手段の加算結果が負のとき
   前記第１の加算器手段の加算結果を出力するマルチプレ
   クサ手段とを備える、モデユロＭ加算器。