DE2619418A1 - Verfahren und vorrichtung zur umwandlung einer binaerzahl in eine zahl modulo m - Google Patents

Verfahren und vorrichtung zur umwandlung einer binaerzahl in eine zahl modulo m

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DE2619418A1 DE19762619418 DE2619418A DE2619418A1 DE 2619418 A1 DE2619418 A1 DE 2619418A1 DE 19762619418 DE19762619418 DE 19762619418 DE 2619418 A DE2619418 A DE 2619418A DE 2619418 A1 DE2619418 A1 DE 2619418A1
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Description

BURROUGHS CORPORATION, eine Gesellschaft nach den Gesetzen des Staates Michigan, Burroughs Place, Detroit, Michigan 48232, V.St.A.
Verfahren und Vorrichtung zur Umwandlung einer Binärzahl in eine Zahl Modulo M
Die Erfindung beschäftigt sich mit einem Verfahren und einer Vorrichtung zur Umwandlung einer großen Binärzahl in eine Zahl Modulo M, das inbesondere sehr schnell ausgeführt werden kann und eine zuverlässig arbeitende und preiswerte Vorrichtung zur Ausführung des Verfahrens zu entwickeln gestattet.
Dieses Verfahren wird beispielsweise bei Matrix-Berechnungen angewandt, die durch große Rechner mit parallelen Speicherfeldern ausgeführt werden, wie etwa in The Organization and Use of Parallel Memories, veröffentlicht in IEE, Translations on Computers, Dezember 1971, Seiten 1566-1569 beschrieben ist. Bei diesen Berechnungen kann eine Modulo Umsetzung an einer Binärzahl in der Größenordnung von 23 bits ausgeführt werden.
HZ/gs
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Eine direkte Umwandlung einer großen Zahl in eine Zahl Modulo M wird dadurch ausgeführt, daß die Zahl durch M dividiert und der Rest als Ergebnis gespeichert wird. Die Division einer großen Zahl ist jedoch außerordentlich langsam und für sehr schnell ablaufende Berechnungen unpraktisch.
Nach der Restklassen-Arithmetik kann eine Binärzahl von η Bits als eine Summe von geeignet bewichteten η Binärbits dargestellt werden. Die Restklasse Modulo M kann zunächst für jedes der η Bits bestimmt werden, wodurch die Umsetzung von binärer Zahl zur Zahl Modulo M durch Ausführen von η Modulo M-Additionen ermöglicht wird. Jedoch können für große Werte η die η Additionen immer noch eine viel zu große Zeit beanspruchen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein schnelles Verfahren zur Ausführung einer Umsetzung einer Binärzahl in eine Modulo M Zahl zu schaffen, die insbesondere für große Zahlen geeignet ist. Weiter soll die Umsetzung gemäß der Erfindung einfache, zuverlässige und preiswerte digitale Schaltungsbausteine verwenden.
Das Ziel wird gemäß der Erfindung dadurch erreicht, daß stückweise Modulo M-Umsetzungen an einer großen Binärzahl ausgeführt und die Teilergebnisse Modulo M addiert werden. Eine Binärzahl wird in zusammenhängende Segmente von ungefähr k bits unterteilt, wobei jedes k Bit-Segment einen speziellen, zugehörigen ROM (Lese-Speicher) adressiert. Die Modulo M-Umsetzungen sind für jedes Segment vorgegeben und in den einzelnen zugehörigen Lesespeichern abgespeichert. Die Lesespeicherausgänge werden im Rahmen einer Modulo M Addition verknüpft und beenden und vervollständigen damit die Umsetzung.
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Die System-Konfiguration und die Einzelheiten des Betriebs entsprechend Vorstehendem werden in vereinfachter Form nachfolgend angegeben. Weitere Merkmale der Erfindung werden im einzelnen aus den Zeichnungen und der beigefügten Beschreibung hervorgehen. Im einzelnen zeigen:
Fig. 1 ein Diagramm eines Binär/Modulo M - Umsetzers gemäß der Erfindung für eine vorζeichen-behaftete 23 Bit umfassende Binärzahl und M = 67;
Fig. 2 eine Tabelle zur Erläterung des Verfahrens . der vorgespeicherten Modulo M - Umsetzungen in einem gemäß der Erfindung verwendeten Lesespeicher;
Fig. 3 ein schematisches Diagramm eines Modulo M .: Addierers, der in dem Binär/Modulo M - Umsetzer gemäß der Erfindung verwendet wird;
Fig. 4 einen Binär/Modulo M - Umsetzer gemäß der
Erfindung für eine mit Vorzeichen versehene 15 Bit umfassende Binärzahl; und :
Fig. 5 ein Diagramm eines Binär/Modulo M - Umsetzers , gemäß der Erfindung für eine positive Binärzahl mit 23 Bits.
Die Umsetzung einer Binärzahl in eine Zahl Modulo M wird gemäß der Erfindung dadurch ausgeführt, daß die Binärzahl in Gruppen von Bits aufgeteilt wird, die unabhängig umgesetzt und danach mit einer Modulo M - Addition zum Endergebnis zusammengesetzt werden. Beispieleweise kann die bereichsweise Aufteilung wie folgt geschehen:
|B|m s I bn 1^"1 bo| » :
IB! * |(bn) (2n) ♦ (bn-1)"(2aW1) +.....(bn-7) (2n'7) / m
|(bn-8) (2n-8) ♦ .... (bn-15) (2n"15)J m %
|(bn-l6) (2n-16) ♦ ..... (1) (2) + (bo)|m
w . ■ ■ " ■ · I *
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Dabei bedeuten B eine binäre Länge n, bn das Binärbit (entweder eine 1 oder eine 0) an der nten Stelle und B die Modulo M - Umsetzung der Binärzahl B mit M ganzzahlig und die Modulo M -Umsetzung den Rest, der bei Division B durch M verbleibt.
Spezielle Beispiele des erfindungsgemäßen Verfahrens, angewandt auf unterschiedliche Längen von Binärzahlen bei festem M werden nachstehend angegeben und verdeutlichen die schaltungsmäßige Verwirklichung und Ausführung des erfindungsgemäßen Verfahrens und Erhellen die erheblichen Realzeitvorzüge, die sich damit erreichen lassen.
Gemäß Fig. 1 wird eine mit Vorzeichen versehene 23 Bit um- . fassende Binärzahl 11 gemäß der Erfindung in eine Zahl Modulo 67 . nur mit Hilfe zweier relativ kleiner Lesespeicher 13 und 15 und 256x7. Bit, zweier Modulo-Addierer 17 und 19 und einem Einfach-Addierer 21 umgesetzt. Wie aus dem Nachfolgenden weiter deutlich wird, findet eine derartige Umsetzung innerhalb der minimalsten Prozessorzeit oder Taktzeit statt.
Die Bits der Binärzahl 11 werden in drei Abschnitte unterteilt. Die acht höchststelligen Bits adressieren den 256x7 Lesespeicher 13, die achts Bits mittlerer Position adressieren den 256x7 Lesespeicher 15 und die sechs niedrigststelligen Bits geben einen ersten Eingang 29 für den Modulo-Addierer 19. Eine Beschreibung der Betriebsweise und der konkreten Jisführungsform des Modulo-Addierers 19 schließt sich an die Erörterung der Lesespeicher 13 und 15 an.
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Die Lesespeicher 13 und 15 sind übliche Lesespeicher
mit 256 (= 2 ) Adressen und einer erforderlichen Wortlänge von 7 Bits für die Modulo 65-Umsetzung, da 67 kleiner als 128 ( =2 ) und mehr als 64 (=2 ) ist. Jeder Lesespeicher oder auch beide Lesespeicher zusammen können auf einem einzigen LSI-Chip (= Chip mit schaltungsmäßiger Groß-Integration) hergestellt werden. In einem Arbeitsmodell der Erfindung wurde ein zufriedenstellender Lesespeicher durch Parallelschalten zweier Motorola MCM10150 Lesespeicher zu einem 256x8 Lesespeicher gebildet.
Die Lesespeichef 13 und 15 werden durch ausgewählte acht Bitsegmente der Binärzahl 11 adressiert und geben vorbestimmte Modulo-Umformungen für die gewählten acht Bit Binäradressen aus. Lesespeicher 15 wird durch die acht Bits adressiert, die die äquivalenten Dezimalwerte von 128x1 repräsentieren, wobei I alle ganzen Zahlen zwischen 0 und 255 einschließlich bedeutet. Fig. 2 zeigt alle 256 Modulo 67 Ausgänge für die acht Bits, die dem Lesespeicher 15 eingegeben werden. Als illustratives Beispiel beträgt der Ausgang für die dezimal äquivalente Adresse 128x2 = (256), nämlich 55 (=256-3x67). Die anderen 255 Lesespeicherausgänge sind in ähnlicher Weise vorbestimmt und in dem Lesespeicher 15 gespeichert. Die Modulo-Ausgänge für den Lesespeicher 13 sind in ähnlicher Weise bestimmt, werden jedoch für die Werte 32768 mal I berechnet, wobei I alle genannten Zahlen zwischen 0 und 255 einschließlich bedeutet.
Der Lesespeicher 15-Ausgang wird zu einem zweiten Eingang des Modulo-Addierers 19. Der Modulo-Addierer 19 summiert sämtliche Eingänge und gibt das Modulo M Resultat aus. Da beide Eingänge 29 und 31 für den Modulo-Addierer 19 kleiner als das Modulo M von 67 sind, ist die Modulo-Addition ledig-
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lieh die Summe der Eingänge oder die Summe der Eingänge minus 67, wenn die Eingangssumme größer oder gleich 67 ist. Die Modulo-Addition könnte daher auch dadurch ausgeführt werden, daß die Eingänge summiert, die Summe mit 67 verglichen und 67 von der Summe subtrahiert wird, wenn dies sich aus dem Vergleich ergibt.
Wie jedoch Fig. 3 zeigt, findet die bevorzugte Ausführungsform der erfindungsgemäßen Modulo-Addition dadurch statt, daß parallel die Eingänge summiert und die Eingänge minus 67 summiert werden und dann entweder die direkte Eingangssumme oder die Eingangssumme minus 67 ausgegeben wird, je nachdem ob die letztere negativ oder positiv ist. Der Modulo-Addierer 19 mit den Eingängen 29 und 31 summiert diese Eingänge in einem ersten Addierer 31 mit laufendem übertrag. Ein geeigneter Addierer für diese Aufgabe ist die 4-Bit Arithmetic Logic Unit, der Motorola MC10181. Da die Eingänge 29 und 31 jeweils eine Breite von 7 Bits haben, werden für die volle Addition zwei parallel betriebene MC10181 Einheiten benötigt.
Parallel mit der direkten Summierung der Eingänge wird das Summieren der Eingänge minus 67 in einer Reihenoperation eines Addierers 35 mit gesondertem übertrag und einem zweiten Addierer 37 mit fortlaufendem übertrag ausgeführt. Der Addierer 35 mit gesondertem Übertrag (carry save adder) kann aus einem Parallel-Betrieb zweiter Motorola Dual High Speed Adders/ Subtractors MC10180 erhalten werden. Der zweite Addierer 37 mit fortlaufendem Übertrag (Carry Propagate Adder) kann in identischer Weise wie der erste Addierer 35 aufgebaut sein.
Die Ausgänge 39 und 41 des ersten Addierers 35 sowie des zweiten Addierers 37 stellen Eingänge für einen Multiplexor
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-r-
dar, der entweder den Ausgang 39 oder den Ausgang 41 durchschaltet, je nachdem ob Ausgang 41 negativ oder positiv ist, wie das der Kipp- oder Steuereingang 44 anzeigt. Multiplexer 43 kann durch Parallelschalten zweier Motorola Quad 1-Input MUX MC10173 Multiplexer aufgebaut werden.
Wie man der Fig. 1 entnimmt, wird der Ausgang 45 des Multiplexors 43 als ein Eingang dem Modulo-Addierer 17 zugeführt, der ebenso wie der Modulo-Addierer 19 arbeitet. Ein zweiter Eingang für den Modulo-Addierer 17 kommt vom Ausgang 47 des Lesespeichers 13. Lesespeicher 13 speichertdie Modulo 67-Umsetzungen für die höchststelligen acht Bits der mit Vorzeichen, versehenen Binärzahl 11, ebenso wie Lesespeicher 15 die Modulo 67-Umsetzungen für die mittleren acht Bits speichert. Die Modulo 67 - Umsetzungen für den Lesespeicher 13 sind in ähnlicher Weise vorbestimmt unter Anwendung des Verfahrens, das zur Festlegung der Modulo 67 - Umsetzungen für den Lesespeicher 15 wie oben erwähnt dient.
Der Ausgang des Modulo-Addierers 17 wird als erster Eingang einem Addierer .21 zugeführt. Der zweite Eingang 51 stellt die Modulo-Zahl 67 dar. Ein St euereingang 53 wird durch das Vorzeichen-Bit 55 der Binärzahl 11 gebildet. Wenn das Vorzeichen-Bit 55 positiv ist, dann wird der erste Eingang 49 praktisch direkt durch den Addierer 21 zum Addierer-Ausgang 57 durchgeleitet, der die fertige Binär/Modulo 67-r Umsetzung repräsentiert. Wenn andererseits das Vorzeichenbit 55 negativ ist, dann wird der erste Eingang 49 vom zweiten Eingang 51, der die Zahl 67 darstellt, subtrahiert, und das Ergebnis wird ausgegeben, daß dann die fertige Umsetzung darstellt.
Addierer 21 kann aus zwei parallelen Motorola.'MC 10181 4-Bit Arithmetic Logic Units zusammengebaut werden. Einige
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im Handel erhältliche Addierer/Subtrahierer führen die Subtraktion einfach durch Komplementieren eines Eingangs und nachfolgendes Addieren aus. Das Ergebnis ergibt den richtigen Differenzwert minus 1. In solchem Fall muß die Zahl 68 dem zweiten Addierereingang zugeführt werden, um die richtige Binär/Modulo 67-Umsetzung zu gewährleisten.
Wie aus dem vorstehenden entnommen werden kann, wird dann, wenn die umzusetzende Binärzahl stets positiv ist, der Addierer 21 nicht benötigt, da der Ausgang-Modulo 67 die vollständige Umsetzung darstellt. Zur weiteren Erläuterung Und Klärung der Merkmale der Erfindung sind zwei weitere Beispiele von Modul 67 - Umsetzungen hier mitgeteilt.
Zunächst wird gemäß Fig. 4 eine Binärzahl 59 mit 15 Bit und Vorzeichen in eine Zahl-Modulo 67 umgesetzt, wobei nur ein Lesespeicher, ein Modulo-Addierer und ein Einfach-Addierer benötigt werden. Durch Vergleich mit Fig. 1 ergibt sich deutlich, daß die Umsetzung der mit Vorzeichen behafteten 15 Bit-Binärzahl in gleicher Weise abläuft wie die Umsetzung der Vorzeichen behafteten 23 Bit umfassende Binärzahl, jedoch ohne Lesespeicher 13 und ohne Modulo-Addierer 17, die zum Umsetzen 15 Bit-Zahl nicht erforderlich sind.
Gemäß Fig. 5 ist weiter eine stets positive 23 Bit umfassende Binärzahl 61 in Modulo 67 umgesetzt, wobei nur zwei Lesespeicher, zwei Modulo-Addierer und ein Einfach-Addierer sowie ein Multiplexer verwendet werden.Durchvergleich mit Fig. ergibt sich deutlich, daß die Umsetzung der stets positiven 23 Bit-Binärzahl in gleicher Weise abläuft wie die Umsetzung der mit beliebigem Vorzeichen versehenen Binärzahl mit 23 Bits mit Ausnahme der Umsetzung der niedrigststelligen 7 Bits. 7 Bits können die Zahlen von 0 bis 127 darstellen. Daher ist die Modulo 67 - Umsetzung entweder direkt die Binärzahl, wenn
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diese nur von 0 bis 66 reicht, oder die Binärzahl minus 67, wenn ihr Wert zwischen 67 und 127 liegt. Die Zahl 67 wird von den letzten sieben Bits 63 im Addierer 65 subtrahiert, der aus zwei parallel geschalteten Motoraola MC 10181 4-Bit Arithmetic Logic Units gebildet werden kann. Der Ausgang des Addierers 6 5 wird als erster Eingang 69 dem Multiplexer 71 zugeführt, der aus zwei Motorola-MC10173 Quad 2-Input MUX Multiplexern aufgebaut werden kann. Die niedrigststelligen sieben Bits 63 bilden den zweiten Eingang 73 für den Multiplexer 71. Der Ausgang 75 des Multiplexers 71 ist identisch entweder zum ersten Eingang 69 oder mit dem zweiten Eingang 73, je nachdem, ob das Ergebnis aus dem Addierer 65 negativ oder positiv ist. Ein Steuereingang 77 für den Multiplexer 71 kommt von dem Addierer 65 und stellt den Multiplexer 71 entweder zwischen dem ersten Eingang 69 oder dem zweiten Eingang 73 nach Erfordernis um. Die Beendigung der Modul 67- Umsetzung für die positive 23 Bit Binärzahl 61 findet in ähnlicher Weise wie oben beschrieben für 23 Bit umfassende mit Vorzeichen behaftete Binärzahl 11 statt.
Die vorstehende Beschreibung der verschiedenen Binär/Modul 67 - Umsetzungen erläutert die Geschwindigkeit, Einfachheit und Flexibilität der Erfindung. Es versteht sich natürlich, daß die Erfindung auf Einzelheiten der dargestellten Schaltungen nicht beschränkt ist.
Insgesamt wird nach der Erfindung die Modulo M - Umsetzung an einer großen Binärzahl von η Bits dadurch ausgeführt, daß die Binärzahl in zusammeunängende Gruppen von jeweils ungefähr k Bits unterteilt wird, daß die Modulo M Reste für jede k Bitgruppe in einem eigenen zugehörigen Lesespeicher vorgespeichert werden, und daß die Modulo M - Reste für das zugehörige k Bitsegment der Binärzahl aus dem zugehörigen
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Lesespeicher ausgelesen und eine Modulo M Addition an den ausgelesenen Resten ausgeführt wird. Auf diese Weise wird die Modulo M - Umsetzung einer positiven Zahl in n/k Modulo M -Additionen und einer Tabellen-Nachschau ausgeführt, wobei die zu inspizierende Tabelle in n/k Lesespeichern gespeichert ist. Eine nachfolgende Modulo M Subtraktion wird ausgeführt, wenn die Binärzahl negativ ist.
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Claims (15)

  1. Patentansprüche
    Verfahren zur Ausführung einer Umsetzung einer Binärzahl in eine Zahl -Modulo M, wobei die Binärzahl größer als M ist, dadurch gekennzeichnet, daß die Binärzahl in einen höherstelligen Abschnitt und einen niedrigerstelligen Abschnitt so unterteilt wird, daß der niedrigerstellige Abschnitt eine Binärzahl darstellt, die kleiner als M ist, daß Modulo M - Umsetzungen für alle Binärzahlen, die durch die Binärziffer des höherstelligen Abschnittes repräsentiert werden können, lesbar gespeichert werden und daß ein dem höherstelligen Abschnitt der Binärzahl entsprechender Modulo M - Wert ausgelesen und Modulo M mit dem niedrigerstelligen Wert der Binärzahl addiert wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der höherstellige Abschnitt in einen ersten und zweiten Teil untergliedert wird und daß die Modulo M - Umsetzungen für den ersten und den zweiten Teil gesondert gespeichert werden.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für M eine Primzahl gewählt wird.
  4. 4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß für M die Zahl 67 gewählt wird.
  5. 5. Einrichtung zur Ausführung des Verfahrens nach einem der vorstehenden Ansprüche gekennzeichnet durch einen Addierer zum Addieren zweier Modulo M - Eingänge, wobei
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    jeder Eingang ein Binärwert ist, der kleiner als M ist; durch einen Speicher zur Umsetzung eines zweiten Teils der Binärzahl, wobei einem ersten Eingang des Addierers ein erster Teil der Binärzahl und dem zweiten Eingang der umgesetzte zweite Teil der Binärzahl zugeführt wird.
  6. 6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Addierer ein Modulo M - Addierer ist.
  7. 7. Einrichtung nach Anspruch 5 oder 6 gekennzeichnet durch einen ersten Binäreingang zur Übertragung eines Binärwertes, der kleiner ist als M; durch einen zweiten Binäreingang zur Übertragung einer weiteren Binärzahl, die kleiner als M ist; durch einen Addierer, in dem die Binärzahlen der ersten und zweiten Binäreingänge addiert werden; durch einen zweiten Addierer, der parallel zum ersten Addierer arbeitet und die Binärzahlen auf den ersten und zweiten Binäreingängen minus einer Binärdarstellung von M addiert; und durch einen Multiplexer, der auf das Summieren des zweiten Addierers anspricht und die Summe des zweiten Addierers ausgibt, wenn die Summe des zweiten Addierers positiv ist und die Summe des ersten Addierers ausgibt, wenn die Summe des zweiten Addierers negativ ist.
  8. 8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der erste Addierer mitlaufenden Übertrag hat und daß der zweite Addierer eine Reihenschaltung aus einem Addierer mit gesondertem übertrag und einem Addierer mit mitlaufendem Übertrag ist.
  9. 9. Einrichtung nach einem der Ansprüche 5-8, dadurch gekenn-
    zeichnet, daß M eine Primzahl ist.
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  10. 10. Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Primzahl 67 beträgt.
  11. 11. Einrichtung nach einem der Ansprüche 5-10 gekennzeichnet durch einen ersten Modulo M - Umsetzer, in welchem ein erster Teil der Binärzahl umgesetzt wird und der erste Teil der Binärzahl kleiner ist als 2M, wobei der erste Modulo M Umsetzer einen Addierer und einen Multiplexer enthält, und der Addierer den ersten Teil sowie die Zahl M als Eingänge erhält und M minus dem ersten Teil addiert und das Vorzeichen des Ergebnisses anzeigt, und der Multiplexer den Addier-Ausgang ausgibt, wenn er positiv ist und den ersten Teil aisgibt, wenn der Addierer-Ausgang negativ ist; durch einen zweiten Modulo M - Umsetzer zur Umsetzung des restlichen Teiles der Binärzahl, der größer als 2M ist, wobei der zweite Modulo M - Umsetzer einen Speicher aufweist, der von dem restlichen Teil adressiert wird und wenigstens zwei Unterspeicher aufweist, wobei jeder der beiden Unterspeicher durch ein eigenes Segment der zusammenhängenden Bits aus dem restlichen Abschnitt adressiert wird und eine vorgespeicherte Modulo M - Umsetzung für jede Speicheradresse ausgibt, und wobei der zweite Modulo M - Umsetzer mehrere Modulo M - Addierer enthält, von denen jeder genau einem Unterspeicher zugeordnet ist und wobei jeder der beiden Unterspeicher mit einem ihm zugehörigen Modulo M - Addierer verbunden ist, der Multiplexer mit einem der Modulo M -Addierer und die Modulo M -Addierer untereinander verbunden sind, derart, daß sich am Ausgang eines der Modulo M Addierer eine Modulo M Umsetzung der Binärzahl ergibt, deren Äquivalent größer als 2M ist.
  12. 12. Einrichtung nach Anspruch 11, dadurch gekennzeichnet, daß jeder der Modulo M - Addierer einen ersten Binäreingang
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    und einen zweiten Binäreingang aufweist, wobei an den beiden Binäreingängen eine Binärzahl steht, deren Wert kleiner als die Zahl M ist; daß ein erster Addierer die Binärwerte an dem ersten und zweiten Binäreingang addiert; daß der zweite Addierer parallel zum ersten Addierer geschaltet ist und die Binärwerte auf den beiden Binäreingängen minus einer Binärdarstellung der Zahl M addiert; und daß der Multiplexer die Summe des zweiten Addierers ausgibt, wenn sie positiv ist und die Summe des ersten Addierers ausgibt, wenn die Summe des zweiten Addierers negativ ist.
  13. 13. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß M eine Primzahl ist.
  14. 14. Einrichtung nach Anspruch 13, dadurch gekennzeichnet, daß als Primzahl 67 gewählt wird.
  15. 15. Einrichtung insbesondere nach einem der Ansprüche 5-14, dadurch gekennzeichnet, daß der Modulo M -Addierer einen ersten Binäreingang zur Aufnahme einer Binärzahl mit einem kleineren Wert als M und einem zweiten Binäreingang zur Aufnahme einer Binärzahl mit einem Wert kleiner als M, einen ersten Addierer zur Addition der Binärzahlen an den ersten und zweiten Binäreingang, einen zum ersten Addierer parallel geschalteten zweiten Addierer, in welchem die Binärzahlen auf die beiden Eingänge minus einer Binärdarstellung der Zahl M addiert wird, und einen Multiplexer aufweist, der die Summe des zweiten Addierers ausgibt, wenn sie positiv ist oder die Summe des ersten Addierers ausgibt, wenn die Summe des zweiten Addierers negativ ist.
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DE2619418A 1975-05-09 1976-05-03 Einrichtung zum Umsetzen einer Binärzahl in eine Zahl Modulo M Expired DE2619418C2 (de)

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