DE3326044A1 - Verfahren zur ausfuehrung der galois-feld-multiplikation oder -division und schaltungsanordnung zur durchfuehrung des verfahrens - Google Patents

Verfahren zur ausfuehrung der galois-feld-multiplikation oder -division und schaltungsanordnung zur durchfuehrung des verfahrens

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Description

  • Beschreibung
  • Verfahren zur Ausführung der Galois-Feld-Multiplikation oder -Division und Schaltungsanordnung zur Durchführung des Verfahrens Bei der digitalen Nachrichtenübertragung gewinnen die Verfahren zur Fehlererkennung und Fehlerkorrektur immer mehr an Bedeutung. Löst man die dabei auftretenden Aufgaben der Codierung und Decodierung mit rechnerartigen Schaltungen, so kommt es darauf an, die Elementaroperationen der Galois-Feld-Arithmetik, insbesondere der Galois-Feld-Multiplikation und -Division möglichst effektiv zu realisieren.
  • Galois-Feld-Multiplikationen und -Divisionen können beispielsweise mit Schieberegistern und Exklusiv-ODER-Schaltungen ausgeführt werden. Diese Lösungen erfordern jedoch viele Bauelemente und sind sehr entwicklungsintensiv.
  • Bei Verwendung von Mikroprozessoren sind außerordentlich viele Schiebe- und Exklusiv-ODER-Befehle erforderlich, deren Ausführung bei der Fehlerkorrektur unzulässig viel Zeit in Anspruch nimmt.
  • Werden die Ergebnisse der Galois-Feld-Arithmetik als Tabellen in Lesespeichern abgelegt, so können Standard-Mikrorechner nur bedingt verwendet werden, da zur zeiteffizienten Ausführung der Rechenschritte spezielle Galois-Feld-Befehle erforderlich, aber nicht verfügbar sind.
  • Der Erfindung liegt die Aufgabe zugrunde, den Stand der Technik zu verbessern. Insbesondere soll ein Verfahren und eine Schaltungsanordnung angegeben werden, die schnell und mit vertretbarem Aufwand mit Standard-Rechenschaltungen realisierbar ist.
  • Die Aufgabe wird durch die in den Ansprüchen 1 und 2 angegebenen Verfahren und durch die Schaltungsanordnungen der Ansprüche 3 bis 5 für die Fälle der Multiplikation und Division gelöst. Dabei sind die Ansprüche 1, 3 und 4 jeweils für Rechner vorgesehen, deren Wortbreite größer als die der Operanden und die Ansprüche 2 und 5 jeweils für Rechner, deren Wortbreite gleich der der Operanden ist. Eine Weiterbildung der Erfindung ist im Anspruch 6 angegeben, der eine Lösung für den Fall gibt, daß einer der Operanden den Wert "Null" hat.
  • Die Erfindung wird nun anhand eines als vereinfachtes Blockschaltbild dargestellten Ausführungsbeispiels näher erläutert.
  • Die Figur zeigt u.a. zwei Lesespeicher 2 und 5. In dem Lesespeicher 2 ist unter einer Adresse jeweils der Logarithmus des Adressenwertes und im Lesespeicher 5 unter einer Adresse jeweils der Antilogarithmus des Adressenwertes abgespeichert. Die zu multiplizierenden oder dividierenden Operanden werden an die Adresseneingänge des ersten Lesespeichers nacheinander angelegt. An den Ausgängen des Lesespeichers 2 erscheinen dann nacheinander die Logarithmen der Operanden a und b, also log a und log b. Für den Fall der Multiplikation werden die Werte log a und log b im nachgeschalteten Addierer 31 addiert und im Fall der Division in einem nachgeschalteten Subtrahierer 32 subtrahiert.
  • Sind bei der zu lösenden Aufgabe lediglich Multiplikationen durchzuführen, so wird die dem Lesespeicher 2 nachgeschaltete Einheit als Addierer 31 ausgebildet und sind lediglich Divisionen durchzuführen, dann als Subtrahierer 32. Wird jedoch die Schaltungsanordnung sowohl für Multiplikationen als auch für Divisionen verwendet, so kann als Addierer 31 ein auf Subtraktion umschaltbarer Addierer verwendet werden. In der Figur wurden daher Addierer und Subtrahierer durch ein einziges Kästchen dargestellt.
  • Es sind nun zwei Fälle zu unterscheiden. Zunächst sei angenommen, daß die Wortbreite der zu verarbeitenden Operanden stets kleiner als die Wortbreite des Rechners sei. In diesem Fall kann bei der Multiplikation eine dem Addierer nachgeschaltete, in der Figur gestrichelt dargestellte Modulokorrektureinrichtung 4 eingespart werden und das Ergebnis der Addition direkt an die Adresseneingänge des Lesespeichers 5 angelegt werden. Der Ausgang des zweiten Lesespeichers liefert sofort das Ergebnis der Multiplikation und kann unmittelbar mit dem Ergebnisausgang A verbunden werden.
  • Da jedoch die Multiplikation bzw. Division im Zahlenkörper eines Galois-Feldes, z.B. des Galois-Feldes GF (2al) durchgeführt werden soll, wird gemäß der Erfindung der Speicher über den normalen Adressenbereich von 0,1,2,3 usw. bis n (2 -1) hinaus bis zur Adresse 2~(2n-1)-i = 2 -3 angelegt, so daß eine aus dem Addierer 31 kommende Summe p = log a + log b mit einer Wortbreite (n+l) in den über den Adressenbereich (2n,#) hinausreichenden Adressenbereich fällt, wobei die abgespeicherten Werte, z.B. der Wert der Adresse 2n gleich dem Wert der Adresse 0 ist. Die Werte der Adressen 0 bis (2n-1) sind also doppelt in dem Speicher 5 abgelegt und reichen somit n+1 bis zur Adresse (2 -3).
  • Bei der Division -der Operanden a und b z.B. Q = a/b bildet der Subtrahierer 32 die Differenz der Logarithmen also log a - log b . Für den Fall, daß a > b ist, treten keine Probleme auf. Ist jedoch a < b, so ist gemäß der Erfindung eine Modulokorrektureinrichtung 4 vorgesehen, die zum Ergebnis der Subtraktion den Modul (2n-1) addiert. Um jedoch die Schaltung für positive und negative Ergebnisse der Subtraktion nicht abändern zu müssen, ist gemäß der Erfindung bei der Division die Modulokorrektureinrichtung 4 stets vorgesehen. Durch das doppelte Anlegen der Anti- logarithmen im Lesespeicher 5 wird nämlich bei einem positiven Ergebnis der Subtraktion und anschließendem Hinzufügen des Modul (2n-1) der Antilogarithmus in der zweiten Hälfte des Lesespeichers 5 gefunden.
  • Ist jedoch die Wortbreite der Operanden gleich derjenigen des Rechners, so ist das doppelte Anlegen der Antilogarithmentabelle im Lesespeicher 5 nicht mehr sinnvoll. Für diesen Fall ist gemäß der Erfindung zwischen dem Addierer bzw. Subtrahierer und dem Lesespeicher stets die Modulokorrektureinrichtung 4 vorgesehen. Diese Modulokorrektureinrichtung 4 addiert im Falle der Multiplikation einen vom Addierer 31 angezeigten Übertrag, das sogn. Carry-Bit, zum Ergebnis der Addition, so daß an ihrem Ausgang als Ergebnis der Multiplikation p = (log a + log b + C) erscheint, wobei C das Carry-Bit, in der Regel eine logische "1", bedeutet.
  • Im Falle der Division wird von der Modulokorrektureinrichtung 4 das sog. Borrow-Bit B vom Ergebnis der Subtraktion subtrahiert. Am Ausgang der Modulokorrektureinrichtung 4 erscheint folglich als Ergebnis: q = (log a - log b - B).
  • Für den Fall, daß einer der Operanden a oder b den Wert O aufweist, ist es notwendig (Der Logarithmus von 0 ist nicht definiert!), wie aus der Figur ersichtlich, zwischen dem Eingang E und dem Lesespeicher 2 eine Nullprüfungseinrichtung 1 sowie zwischen dem Ausgang A und dem Lesespeicher 5 eine Ausgabelogik 6 zu schalten. Ist im Falle der Multiplikation einer der Operanden a oder b oder im Falle der Division der als Dividend verwendete Operand, z.B. a = "O", so veranlaßt die Nullprüfungseinrichtung, daß die Ausgabelogik 6 als Ergebnis z.B. eine "O" ausgibt.
  • Das kann bspw. derart geschehen, daß die von der Nullprüfungseinrichtung 1 erkannte 0 direkt von der Ausgabelogik an den Ausgang A durchgeschaltet wird. Wird jedoch von der Nullprüfungslogik 1 ein als Divisor vorgesehener Operand mit dem Wert "O", z.B. b = 0, erkannt, so gibt sie ein diesen unzulässigen Fall kennzeichnendes Signal F ab, das in gewünschter Weise zur Signalisierung verwendet werden kann. Sind jedoch beide Operanden von 0 verschieden, so werden die Ausgangswerte des zweiten Lesespeichers P* bzw.
  • Q* als ordnungsgemäßes Ergebnis P bzw. Q zum Ergebnisausgang A durchgeschaltet.
  • Die in den Lesespeichern 2 und 5 abzuspeichernden Logarithmen bzw. Antilogarithmen können für das jeweils verwendete Generatorpolynom gemäß den aus dem Buch Algebraic Coding Theory von E.R. Berlekamp, Verlag McGraw-Hill, entnehmbaren Anweisungen berechnet werden.
  • - Leerseite -

Claims (7)

  1. Patentansprüche Verfahren zur Ausführung der Galois-Feld-Multiplikation oder -Division zweier Operanden a und b, bei dem die Operanden a und b jeweils als Adresse für einen ersten Lesespeicher (2) verwendet werden, in dem unter einer Adresse jeweils der Logarithmus des Adressenwertes abgespeichert ist, bei dem die aus dem ersten Lesespeicher (2) ausgelesenen Werte (log a und log b) in einem Addierer (31) addiert bzw. in einem Subtrahierer (32) subtrahiert werden, bei dem das Ergebnis als Adresse für einen zweiten Lesespeicher (5) verwendet wird, in dem unter einer Adresse jeweils der Antilogarithmus des Adressenwertes abgespeichert ist, und bei dem der ausgelesene Wert (P* bzw. Q*) als Ergebnis der Multiplikation bzw. Division verwendet wird, dadurch gekennzeichnet, daß für den Fall, daß die Wortbreite n der Operanden a und b im Zahlenkörper des Galois-Feldes GF(2n) kleiner als die Wortbreite m des Rechners ist, der zweite Lesespeicher (5) über den normalen Adressenbereich von O,l,...bis (2n-1) hinaus bis zur Adresse n+I 2-(2n-1)-1 = 2 -3 angelegt ist und bei der Subtraktion zum Ergebnis der Modul (2n-1) addiert wird.
  2. 2. Verfahren zur Ausführung der Galois-Feld-Multiplikation oder -Division zweier Operanden a und b, bei dem die Operanden a und b jeweils als Adresse für einen ersten Lesespeicher (2) verwendet werden, in dem unter einer Adresse jeweils der Logarithmus des Adressenwertes abgespeichert ist, bei dem die aus dem ersten Lesespeicher (2) ausgelesenen Werte (log a und log b) in einem Addierer (31) addiert bzw. in einem Subtrahierer (32) subtrahiert werden, bei dem das Ergebnis als Adresse für einen zweiten Lesespeicher (5) verwendet wird, in dem unter einer Adresse jeweils der Antilogarithmus des Adressenwertes abgespeichert ist, und bei dem der ausgelesene Wert (P* bzw. Q*) als Ergebnis der Multiplikation bzw. Division verwendet wird, dadurch gekennzeichnet, daß für den Fall, daß die Wortbreite n der Operanden a und b im Zahlenkörper des Galois-Feldes GF(2") gleich der Wortbreite m des Rechners ist, der Addierer (31) ein Volladdierer ist und das Übertragsbit (Carry-Bit) zum Ergebnis der Addition addiert bzw. das Übertragsbit (Borrow-Bit) vom Ergebnis der Subtraktion subtrahiert wird.
  3. 3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 für den Fall der Multiplikation, dadurch gekennzeichnet, daß zwei Lesespeicher vorgesehen sind, wobei in dem ersten Lesespeicher (2) unter einer Adresse jeweils der Logarithmus des Adressenwertes und im zweiten Lesespeicher (5) unter einer Adresse jeweils der Antilogarithmus des Adressenwertes abgespeichert ist und die Operanden a und b an die Adresseneingänge des ersten Lesespeichers (2) gelegt werden, daß die Ausgänge des ersten Lesespeichers (2) mit einem Addierer (31) verbunden sind, der die Logarithmen der Operanden addiert, daß der Ausgang des Addierers (31) mit dem Adresseneingang des zweiten Lesespeichers (5) verbunden ist und daß der Ausgang des zweiten Lesespeichers (5) mit dem Ergebnisausgang (A) verbunden ist.
  4. 4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 für den Fall der Division, dadurch gekennzeichnet, daß zwei Lesespeicher vorgesehen sind, wobei in dem ersten Lesespeicher (2) unter einer Adresse jeweils der Logarithmus des Adressenwertes und im zweiten Lesespeicher (5) unter einer Adresse jeweils der Antilogarithmus des Adressenwertes abgespeichert ist und die Operanden a und b an die Adresseneingänge des ersten Lesespeichers (2) gelegt werden, daß die Ausgänge des ersten Lesespeichers (2) mit einem Subtrahierer (32) verbunden sind, der die Logarithmen der Operanden subtrahiert, daß der Ausgang des Subtrahierers (32) an eine Modulokorrektureinrichtung (4) angeschlossen ist, die zum Ergebnis der Subtraktion den Modul (2n-1) addiert, daß der Ausgang der Moduloeinrichtung (4) mit dem Adresseneingang des zweiten Lesespeichers (5) verbunden ist und daß der Ausgang des zweiten Lesespeichers (5) mit dem Ergebnisausgang (A) verbunden ist.
  5. 5. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß zwei Lesespeicher vorgesehen sind, wobei in dem ersten Lesespeicher (2) unter einer Adresse jeweils der Logarithmus des Adressenwertes und im zweiten Lesespeicher (5) unter einer Adresse jeweils der Antilogarithmus des Adressenwertes abgespeichert ist und die Operanden an die Adresseneingänge des ersten Lesespeichers (2) gelegt werden, daß die Ausgänge des ersten Lesespeichers (3) für den Fall der Multiplikation mit einem Volladdierer (31) und für den Fall der Division mit einem Subtrahierer (32) verbunden sind, der die Logarithmen der Operanden addiert bzw.
    subtrahiert, daß der Ausgang des Addierers (31) bzw. des Subtrahierers (32) an eine Modulokorrektureinrichtung (4) angeschlossen ist, die im Falle der Multiplikation stets das Übertragsbit (Carry-Bit) zum Ergebnis der Addition addiert bzw. im Fall der Division vom Ergebnis der Subtraktion stets das Übertragsbit (Borrow-Bit) subtrahiert, daß der Ausgang der Modulatokorrektureinrichtung (4) mit dem Adresseneingang des zweiten Lesespeichers (5) verbunden ist und daß der Ausgang des zweiten Lesespeichers (5) mit dem Ergebnisausgang (A) verbunden ist.
  6. 6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß eine Nullprüfungseinrichtung (1) vor den ersten Lesespeicher (2) geschaltet ist, die prüft, ob einer der Operanden den Wert "Null" hat und gegebenenfalls über eine zwischen dem Ausgang des zweiten Lesespeichers (5) und dem Ergebnisausgang (A) geschaltete Ausgabelogik (6) ein dem Wert "Null" entsprechendes Ergebniswort oder ein einen Divisor "Null" (Operand b als Divisor = 0) kennzeichnendes Signal abgibt oder, falls beide Operanden von Null verschieden sind, die Werte des zweiten Lesespeichers (5) zum Ergebnisausgang (A) durchschaltet.
  7. 7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß sie mittels eines Standard-Mikrorechners realisiert ist.
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