DE2657825A1 - Schaltungsanordnung zur multiplikation beliebiger feldelemente in einem galois-feld gf (2 hoch m ) - Google Patents

Description

5202614 Ge 22. Dezember 1976

HONEYWELL INFORMATION SYSTEMS INC.

200 Smith Street Waltham, Mass., USA

Schaltungsanordnung zur Multiplikation beliebiger Feldelemente in einem Galois-Feld GF (2^m).

Die Erfindung befaßt sich mit der binären Multiplikation von Feldelementen in einem Galois-Feld und von geordneten Matrizen, welche aus Elementen in einem Galois-Feld aufgebaut sind. Ein Gebiet innerhalb der Computer-Wissenschaft umfaßt die sogenannte Ring- und die Feldtheorie. Diese" mathematischen Prinzipien werden auf die Theorie des Codierens in Rechnersystemen angewandt. Eine besonders nützliche Theorie hierfür verwendet Galois-Felder. Die Galois-Feldtheorie ist beispielsweise zur Ableitung von Codierschemata zur Fehlererkennung und Fehlerkorrektur, sogenannten EDAC-Systemen, nützlich. Die beim Codieren verwendeten Multiplikationsalgorithmen werden unter Verwendung der Galois-Feldtheorie formuliert, wodurch schnell arbeitende und einfach aufgebaute Multiplizierer eingesetzt werden können. Bisherige Anwendungen solcher Multiplizierer, welche oft als Matrix-Multiplizierer bezeichnet werden,, basierten auf für ein bestimmtes Galois-Feld spezialisierten Gleichungen. In großen Feldern wurden diese besonders komplex und hinderlich. Zu verweisen ist beispielsweise auf den Aufsatz "Computation with Finte Fields" von T.C. Bartee und D.I.Schneider, veröffentlicht in "Information and Control"

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1963, Seiten 61, 79.bis 98. Es sind jedoch keine systematischen Anwendungen logischer Kombinationen bekannt, welche eine Realisierung in hochintegrierten Schaltkreisen LSI ermöglichen.

Ein Teil der vorliegenden Erfindung hat gewisse Ähnlichkeiten mit einem Schieberegister. Jeder iterative Multiplikationsteilschritt entspricht etwa einer Verschiebung im Schieberegister. Eine Division enthält in ähnlicher Weise iterative Divisionsteilschritte. Eine systematische Untersuchung über die Unterteilung eines FeIdelem.ents in einem Galois-Feld durch das Generatorpolynom des Galois-Felds wurde von Andrew W. Maholich und Richard B. Freeman unter der Überschrift "A Universal Cyclic Division Circuit" in den AFIPS Conference Proceedings der 1971 Fall Joint Computer Conference dargestellt, vgl. Band 39 AFIPS Press, Montvale, New Jersey.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zu Multiplikation zweier beliebiger Feldelemente in einem Galois-Feld anzugeben. Diese Aufgabe wird gelöst durch die im Anspruch 1 gekennzeichnete Erfindung. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen. Die Erfindung ermöglicht ferner die Multiplikation zweier Feldelemente Modulo g(x), wobei g(x) ein Maximalexponenten-Polynom vom Grad m ist, welches das Galois-Feld definiert.

Die Erfindung wird nachfolgend anhand in den Zeichnungen wiedergegebener Ausführungsbeipiele erläutert. Dabei zeigt

Fig. 1 das Blockschaltbild eines 4-Bit-Multiplizierers im

-Galois-Feld GF (2⁴) ;
'. Fig. 2 ein Blockschaltbild eines m-Bit-Multiplizierers im

GF (2^m) und
Fig. 3. ein schematisches Schaltbild des Modulo-Multiplizierer— bausteins gemäß Figur 2.

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Vor der Erörterung der Ausführungsbeispiele im einzelnen soll kurz das Galois-Feld erläutert werden. Ein Generatorpolynom g(x) definiert ein Galois-Feld GF (2^m), wobei g(x) vom Grad m ist. GF (2^m) kann durch das Feld von Polynomen über GF (2)Modulo g(x) dargestellt werden. Jedes Feldelement ist praktisch eine Restklasse von Polynomen derart, daß jegliche zwei Polynome in derselben Restklasse Modulo g(x) äquivalent sind. Die Restklasse mit χ wird als ζ bezeichnet. Folglich ist das Feldelement ζ eine Wurzel oder Basis von g(x), d.h. g(z) = 0. g(x) wird so ausgewählt, daß es ein Maximalexponenten-Polynom ist, so daß ζ ein Basiselement ist, d.h. ζ hat den Wert n=2^m-1. Folglich stellen die Potenzen von ζ, ζ bis zⁿ mit n=2^m-1 insgesamt η unterschiedliche von Null verschiedene Elemente in GF(2 ) dar. Die

4 folgende Tabelle I zeigt eine Darstellung des Galois-Felds GF(2 )

4
für ein Maximalexponenten-Polynom g(x)=x +x+1.

Tabelle I z° = 1 = 0001

z¹ = ζ =0010

z² = z² = 0100

z³ = z³ = 1000

z⁴ = z+1 =0011

z⁵ = z²+z =0110

z⁶ = z³+z² = 1100

z⁷ = z³ +z+1 = 1011

z⁸ = z² +1 = 0101

z⁹ = z³ +z = 1010

1O 2
ζ¹= ζ +z+1 =0111

z¹¹= z³+z²+z = 1110

z¹²= z³+z²+z+1 =1111

z¹³= z³+z² +1 = 1101

z¹⁴= z³ +1 = 1001

z¹⁵= 1 = z°

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O 14 Die Addition und Multiplikation der Feldelemente ζ bis ζ ergibt Summen und Produkte, die ihrerseits Feldelemente sind. Die Summierung zweier Bits entspricht einer Exklusiv-ODER-Verknüpfung, während die Multiplikation zweier Bits einer UND-Verknüpfung gleich kommt. Die Multiplikation zweier Feldelemente kann als einfache binäre Multiplikation angesehen werden, welche zu einem Produkt führt, das nicht länger ist als m Bits, woraufhin dieses Produkt Modulo g(x) genommen wird, um das endgültige Produkt zu erhalten, welches ein Feldelement ist. Im allgemeinen kann eine Modulo g (χ) Multiplikation auf zwei verschiedene Weisen durchgeführt werden. Zum einen kann man eine komplette binäre Multiplikation durchführen, deren Ergebnis, wie erwähnt, Modulo g(x) reduziert wird, um das endgültige Produkt zu erhalten. Stattdessen kann jedes durch einfache binäre Multiplikation erzeugtes Teilprodukt Modulo g(x) genommen werden. Wenn diese Teilprodukte dann addiert werden, ist das Ergebnis notwendigerweise ein Modulo g(χ)-Ergebnis und somit ein Feldelement. Die vorliegende Erfindung wendet die letztgenannte Methode an.

4 Figur 1 zeigt einen Multiplizierer für zwei Elemente in GF (2 ) .

Dies ist ein Spezialfall des allgemeinen Multiplizierers gemäß Figur 2, welcher zwei .beliebige Elemente im GF (2^m) multipliziert.

In Figur 1 wird die Multiplikation Modulo g(x) genommen, wobei

4 1
g(x)=x +x ist.

Der Multiplizierer in Figur 1 erhält als Eingangssignale zwei

4
Elemente im GF(2 ), welche als 4-Bit-Eingangssignale F und P bezeichnet werden. Der Multiplikand besteht aus den Bits f_Q,f.. ,f₂,f₃; worin f_Q das geriirptwertige Bit LSB ist. Der Multiplikator P. besteht aus den Bits Pq/P-i γΡο/Ρτ» ^m^^ dem geringstwertigen Bit p_. F und P können als Polynome f (x) und p(x) angesehen werden. Die Blöcke 15 bis 17 haben den gleichen Aufbau; sie multiplizieren ihre Eingangssignale mit χ und erzeugen ein Ergebnis Modulo g(x), welches notwendigerweise ebenfalls ein 4-Bit~ Signal ist. Sie werden folglich als Modulo-Multiplizierer bezeichnet. Die Blöcke 15 bis 17 können durch Verschiebe- und

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"V ■;

Gattersysteme dargestellt werden. Beispielsweise kann das Produkt x-f (x) als aus den Bits h_Q,h.._f H₂^h₃ bestehend dargestellt werden, wobei h_Q das Bit geringster Wertigkeit ist. Der Block 15 verschiebt die Signale wie folgt: f^ nach h₂, f₂ nach h₃ und f₃.nach h_Q, f_Q und f₃ gelangen zum Exklusiv-ODER-Gatter 18. Damit erhält man h. Die vier Bits von f(x) werden dem Block 111 zugeleitet, welcher jedes dieser Signale mit p_Q gesteuert durchschalten Der Block 111 kann somit aus vier UND-Gattern bestehen, welche durch das Signal p_Q aktiviert werden. Eines dieser Gatter 115 ist in Figur 1 dargestellt. In entsprechender Weise werden die vier Ausgangssignale der Blöcke 15, 16 und 17 den Blöcken 112, 133 bzw. 114 zugeleitet und dort mit den Signalen P₁/P₂ bzw. p₃ in Torschaltungen verarbeitet. Die Ausgangssignale der Blöcke 111 bis 114 sind die Teilprodukte Modulo g(χ), Die Leitungen sind mit 1,2, 3, 4 bezeichnet. Alle vier Signale mit der Bezeichnung 1, d.h. die geringstwertigen Bits, werden dem Block 11 zugeleitet. In entsprechender Weise gelangen die Signale mit der Bezeichnung2, 3, 4, zu den Blöcken 12, 13 bzw.14, Die Blöcke 11 bis 14 führen eine Exklusiv-ODER-Verknüpfung ihrer Eingangssignale durch, was einer Summierung über GF(2) entspricht und wodurch Ausgangssignale k_Q bis k₃ entstehen, mit k_Q als geringstwertigem Bit. Auf diese Weise erhält man die Multiplikation PxF=K.

In Figur 2 ist der allgemeine Fall eines Multiplizierers für zwei beliebige Elemente in GF(2 ) wiedergegeben. Im allgemeii Fall ist g(x)= Σ g^x¹* wobei i von 0 bis m läuft.

Der Multiplizierer erhält als Eingangssignale zwei Elemente aus GF62^m), welche als m-Bit Eingangssignale F und P dargestellt werden können. Der Multiplikan F besteht aus den Bits f_,f...... ^fm-1 ^{mit f}o ^als 9^erin9^stwerti9^{eItl Bit} LSB. Der Multiplikator P weist die Bits Pq»Pi *·'P_1n-I ^auf* ^mit p_Q als geringstwertigem Bit. F und P können als Polynome f(x) und p(x) angesehen werden. Die Blöcke 25 bis 27 haben den gleichen Aufbau und multiplizieren

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ihre Eingangssignale mit χ und erzeugen ein Ergebnis Modulo g(x),

ein
welches folglich ebenfalls m-Bit-Signal ist. Sie werden zuweilen als Modulo-Multiplizierer bezeichnet. Die m-Bits von f(x) gelangen zum Block 121. Dieser verknüpft jedes dieser Signale mit p_Q. Der Block 111 kann aus m UND-Gattern stehen, die durch das Signal p_Q gesteuert werden. Diese Gatter 125, 126 ... 127 sind in Figur 2 angedeutet. In ähnlicher Weise werden die Ausgangssignale der Blocks 25, 26 und 27 den Blöcken 122,... 123 zugeleitet und mit den Signalen p-,P₂··· P_m_i verknüpft. Die Ausgangssignale der Blöcke 12l· bis 123 sind Teilprodukte Modulo g (x) Die Leitungen sind wiederum mit 1, 2, ... m bezeichnet, wobei auch diese Bezeichnung nicht zwingend ist. Alle vier mit 1 bezeichneten Signale, d.h. die geringstwertigen Bits LSB werden dem Block 11 zugeführt. In gleicher Weise gelangen die mit 2,...m bezeichneten Signale zu den Blöcken 22...23. Die Blöcke 21 bis 23 führen eine Exklsiv-ODER-Verknüpfung ihrer Eingangssignale durch und liefern Ausgangssignale k_Q bis k ^₁ mit k_Q als geringstwertigem Bit .LSB. Auf diese Weise erfolgt die Multiplikation FxP=K.

Figur 2 stimmt mit den folgenden Ausnahmen überein mit Figur 1. Während in Figur 1 drei Blöcke für die Modulo-Multiplikation und je vier Blöcke für die Teilprodukte und Endsummierung vorgesehen sind, weist Figur 2 insgesamt m-1 Blöcke für die Modulo-Multiplikation und je m Blöcke für die Teilprodukte und die Endsummierung auf. Für den Fall, daß m=4 ist, reduziert sich Figur 2 auf die Darstellung gemäß Figur 1. Die Modulo-Multipliζiererblöcke 25 bis 27 haben in Figur 2 einen allgemeineren Aufbau, der im einzelnen aus Figur 3 ersichtlich ist.

.Figur 3 zeigt eine verallgemeinerte Ausführungsform des Modulo-Muitiplizierers. Er ist im wesentlichen ein Gatter- und Verschiebenetzwerk. Die Eingangsgröße F wird durch die Signale f_Q bis f_m_i dargestellt, während die Ausgangsgröße H aus den Signalen h_Q bis h_m_₁ besteht. Die Ausgangsgröße H wird wie folgt abgeleitet: h_Q = ^f _m_i · ⁿ-j bis h_m<_^ sind die Ausgangssignale der

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Esklusiv-ODER-Gatter 40 bis 43. Sie erhalten als eines ihrer Eingangssignale die Signale f_Q bis f_m-2· °as andere Eingangssignal für jedes der Gatter 40 bis 43 ist das Ausgangssignal eines der Gatter 30 bis 33. Jedes dieser Gatter erhält als eines seiner Eingangssignale die Signale f _-. Das andere Eingangssignal, welches als Aktivierungssignal betrachtet werden kann, ist das Signal g- bis g_{m Λ}.

^J \ m-1

Die Beziehung zwischen dem Modulo-Multiplizierer und dem Generaltor-Polynom soll nachfolgend erläutert werden. f_m_v wird immer so verschoben, daß hieraus h_Q wird, weil g_Q,d.h. das geringstwertige Bit, von g(x) immer eine "1" ist. Dies ist notwendig, weil andernfalls g(x) reduzierbar und somit kein Elementar-Polynom wäre. Der Rest der Verschiebeoperation erfolgt von f. nach h.₊-. Jedoch wird f. einer Exklusiv-ODER-Verknüpfung unterworfen mit f_m_<i/ sofern g-₊₁ = 1 ist. Dabei läuft i von 1 bis m-1. Da die Signale g. gegeben sind, kann f - mit den zugehörigen Exklusiv-ODER-Gattern fest verdrahtet werden. In Figur 1 ist nur g- vorhanden, so daß nur eine Exklusiv-ODER-Verknüpfung durchgeführt wird und zwar mit f_Q und f~, um hieraus h₁ zu gewinnen.

Obwohl nur ein Ausführungsbeispiel der Erfindung beschrieben wurde, zeigt sich, daß dieses eine systematische Lösung des Problems der Matrizenmultiplikation im Galois-Feld GF(2^m) enthält. Beispielsweise kann die Erfindung auch zur Multiplikation einer m χ m Matrize [q] mit einem Element P in GF(2 ) dienen, wobei Cq] aus m aufeinanderfolgenden Potenzen von z, d.h. aufeinanderfolgenden Elementen in GF(2 ) in seinen m Zeilen besteht,

d.h. Γ i

,+m-1

wobei 0 £ i - 2^m"². Wenn die erste Reihe von (qJ, d.h. ζ ein

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Feldelement mit der Bezeichnung F ist und wenn das Feldelement P ebenfalls als m-Bit-Zeilenvektor [pj angesehen wird, erzeugen die Eingangssignale F und P des Multiplizierers gemäß der Erfindung das Ausgangssignal K=PF= [pj [q| . Es ist ersichtlich, daß die Erfindung schaltungsmäßig auch auf andere Weise realisierbar ist.

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Claims (5)

1. Patentansprüche

   \J Schaltungsanordnung zum Multiplizieren beliebiger Feldelemente F(x)und P(x) eines Galois-Feldes GF(2^m1, wobei F(x)=f_ix¹ und P(X)=P₁X¹ mit i laufend von 0 bis (m-1), und wobei g(x)=g.x^x ein Generatorpolynom für das Galois-Feld ist mit i laufend von 0 bis m, gekennzeichnet durch: (m-1) geordnete Multiplizierstufen (15 bis 17; 25 bis 27), deren erster (15;25) das erste Feldelement F(x) zugeleitet wird, während die restlichen jeweils an Ausgänge der vorangehenden Multiplizierstufen angeschlossen sind, wobei jede Multiplizierstufe ihr Eingangssignal mit χ multipliziert und ein Ergebnis Modulo g(x) erzeugt;

   m geordnete Logikschaltungen (111 bis 114; 121 bis 123) deren i-te an die Multiplizierschaltung vom Rang (i-1) angeschlossen ist und Eingangssignale χ *F(x) erhält, wobei die i-te Logikschaltung ihr Eingangssignal mi p^ verknüpft und ein Teilprodukt liefert;

   an die Logikschaltungen angeschlossene Summierschaltungen (11 bis 14; 21 bis 23), welchen die genannten Teilprodukte zugeleitet werden und welche hieraus Signale entsprechend dem Produkt PxF Modulo g(x) ableiten.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der i-ten Logikschaltungen (111 bis 114; 121 bis 123) eine Mehrzahl m durch das Signal P₁ aktivierter logischer Gatter (115; 125 bis 12) aufweist, von denen das j-te auf das j-te Bit aus χ .F(χ) anspricht. ORlQiNAL INSPBq_Ted

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3. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet/ daß m Summierschaltkreise (11 bis 14; 21 bis 23) vorgesehen sind, deren i-ter das i-te Bit jedes Teilprodukts empfängt und ein Signal erzeugt, welches dem i-ten Bit des Produkts PxF Modulo g(x) entspricht.
4. 4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der Multiplizierstufen (15 bis 17; 25 bis 27) eine Verknüpfungsschaltung (30 bis 40; 31,41; 32, 42;33, 43) aufweist, welche Eingangssignale J(x)=j..x^x erhält und ein Ausgangssignal H(X)=Ii-X¹ folgenden Zusammenhangs liefert: ^h0 ⁼ Vi

   h. = J_1-. + (3_m_i-^i)' mit i laufend von 1 bis (m-1),
5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß jede Verknüpfungsschaltung umfaßt (m-1) geordnete UND-Gatter (30 bis 33), welchen einerseits jeweils eines der Signale g.. bis g und andererseits ein Signal J_m_-i zugeleitet v/erden, sowie (m-1) geordnete Exklusiv-ODER-Gatter (40 bis 43), deren i-tes an das i-te UND-Gatter sowie an das Signal j* * ⁵angeschlossen ist und ein Ausgangssignal h. liefert.

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