JP4472808B2 - 積和演算装置及びこれを用いた暗号・復号装置 - Google Patents
積和演算装置及びこれを用いた暗号・復号装置 Download PDFInfo
- Publication number
- JP4472808B2 JP4472808B2 JP23282299A JP23282299A JP4472808B2 JP 4472808 B2 JP4472808 B2 JP 4472808B2 JP 23282299 A JP23282299 A JP 23282299A JP 23282299 A JP23282299 A JP 23282299A JP 4472808 B2 JP4472808 B2 JP 4472808B2
- Authority
- JP
- Japan
- Prior art keywords
- exclusive
- product
- result
- logical
- sum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Complex Calculations (AREA)
Description
【発明の属する技術分野】
本発明は、符号・暗号装置等に用いられるガロア体上の演算を実現するために必要な積和演算装置に関する。
【0002】
【従来の技術】
従来より、情報の符号・暗号の分野では、ガロア体上の演算が利用されている。ガロア体GF(2m)は、2m個の元からなる集合であり、その表現方法としてベクトル表現がよく用いられる。前記ベクトル表現においては、GF(2m)上の元aはGF(2)の元ai∈{0,1}を用いて、m次元ベクトル
a=(a0,・・・,am-1)
として表現する。ベクトル表現においては、元の表現はベクトル空間の基底によって決定される。特に、多項式基底では、GF(2)上m次既約多項式fを生成多項式とし、fの根である元αを用いて、(1,α,α2,・・・,αm-1)を基底とする。また、このとき、GF(2m)上の元aの多項式表現は、xを変数として、
a=a0+a1x+a2x2+・・・+am-1xm-1
となる。GF(2m)上の元同士の演算は、前記多項式表現を用いると理解しやすい。
【0003】
GF(2m)上の2つの元を、
a=(a0,・・・,am-1)
b=(b0,・・・,bm-1)
とする。このとき、2つの元の加算c=a+bは、多項式表現を用いて、
c=a+b
=a0+a1x+a2x2+・・・+am-1xm-1+b0+b1x+b2x2+・・・+bm-1xm-1
=(a0+b0)+(a1+b1)x+(a2+b2)x2+・・・+(am-1+bm-1)xm-1
となる。すなわち、
c=(c0,・・・,cm-1)=(a0+b0,・・・,am-1+bm-1)
である。ここに、+はGF(2)上の演算であるから、排他的論理和演算となる。
また、2つの元の乗算d=abは、多項式表現を用いて、まず、
【0004】
【式2】
と計算できる。さらに、xに関するm次以上の項を全て、GF(2)上m次既約多項式
f(x)=h0+h1x+h2x2+・・・+hm-1xm-1+xm
によってm-1次以下の多項式とし、上式を変形する。すなわち、f(x)を0とおき、
xm=h0+h1x+h2x2+・・・+hm-1xm-1
をm次以上の項に繰り返し適用し、m-1次以下にする。最終的な結果を、
d=d0+d1x+d2x2+・・・+dm-1xm-1
とすると、乗算結果のベクトル表現は、
d=(d0,・・・,dm-1)
となる。
【0005】
図4に示すのは、乗算を実現する方法として、従来からよく知られている、シフトレジスタを用いたGF(2m)乗算回路である。GF(2)上m次既約多項式を、
f(x)=h0+h1x+h2x2+・・・+hm-1xm-1+xm
とし、0<m≦nを満たす任意のmに対して、GF(2m)上の元、
a=(a0,・・・,am-1)
b=(b0,・・・,bm-1)
における乗算を計算するには、まず、
【0006】
【式3】
を設定しておく。端子407には、計算を開始するまでは「0」を入カしておく。この状態では、Dフリップフロップ401〜403には、x0〜xn-1の値が設定されている。端子407に「1」を入力すると、計算が開始され、mクロック後のDフリップフロップ404〜406に結果が格納される。すなわち、乗算結果を
d=(d0,・・・,dm-1)
とすると、
dm-i = Zn-i, (1≦i≦m)
として取り出せる。
【0007】
【発明が解決しようとする課題】
しかるに、図4に示した乗算回路は、拡大次数mが大きくなると、mに比例して回路規模を大きくしなければならないという問題を有する。また、図4に示した回路は一度、回路を設計してしまうと、n<mとなる拡大次数の乗算が計算不可能であるため、汎用性に乏しいといった欠点も有する。
【0008】
従って本発明の目的は、拡大次数mによって回路規模が拡大しない積和演算装置を提供することにある。
【0009】
また、本発明の別の目的は、拡大次数mによる制限のない汎用的な積和演算装置を提供することにある。
【0010】
【課題を解決するための手段】
前記目的を達成するため本発明は、nを自然数としたとき、nビットで表される2つのベクトルA=(a0,・・・,an-1)、B=(b0,・・・,bn-1)及び、2nビットで表されるベクトルC=(c0,・・・,c2n-1)を、条件式
【0011】
【式4】
に従って、互いに演算し、2nビットのベクトルD=(d0,・・・,d2n-1)を得る積和演算装置であって、前記条件を満たすai、bjの各組み合せについて、論理積演算を実行する論理積手段と、前記条件を満たす前記論理積手段の演算結果の各組み合わせについて、排他的論理和演算を実行し、又は前記条件を満たす該排他的論理和演算の結果と前記論理積手段の演算結果の各組み合わせについて、排他的論理和演算を実行する第1の排他的論理和手段と、前記条件を満たす前記論理積手段又は前記第1の排他的論理和手段の演算結果と前記ベクトルCの各ビットについて、排他的論理和演算を実行し、前記ベクトルDの各ビットを得る第2の排他的論理和手段とを備えて構成される。
【0012】
また本発明は、前記積和演算装置を備え、伝送する情報ビットをガロア体GF(2m)上の演算を用いて暗号化する暗号装置として構成することができる。
【0013】
更に本発明は、前記積和演算装置を備え、前記暗号化装置によって暗号化された情報ビットを、ガロア体GF(2m)上の演算を用いて復号化する復号装置として構成することができる。
【0014】
前述したように、GF(2m)上の乗算は、多項式表現された2つの元、すなわち、GF(2)上の多項式同士の乗算の後に、結果をGF(2)上のm次既約多項式で除算することで実現できる。本発明は、GF(2)上の多項式同士の乗算を実現するために用いられる。乗算後の結果を、GF(2)上のm次既約多項式で除算する場合、特殊な規約多項式を用いると、単純な論理演算によって、除算が実現できる場合がある。特に、
f(x)=1+x+x2+・・・+xm
がGF(2)上の規約多項式となる場合は、除算が排他的論理和演算によって計算可能であることが知られている。前記規約多項式によって生成されたGF(2m)を円分体と呼ぶ。
【0015】
GF(2m)の多項式表現された2つの元同士をGF(2)上の多項式として乗算した結果を、
g(x)=c0+c1x+c2x2+・・・+c2m-2x2m-2
と表したとする。この時、前記2つの元のGF(2m)上の乗算結果の多項式表現dは、
d=(c0+cm+1+cm)+(c1+cm+2+cm)x+・・・+(cm-2+c2m-2+cm)xm-2+(cm- 1+cm)xm-1
となる。すなわち、GF(2m)上の乗算結果は、
d=(c0+cm+1+cm,c1+cm+2+cm,・・・,cm-2+c2m-2+cm,cm-1+cm)
となり、排他的論埋和演算のみでGF(2)上の多項式の除算が計算できたことになる。従って、本発明を用いて、ガロア体GF(2m)上の乗算を実現でき、目的が達成できる。
【0016】
【発明の実施の形態】
以下、図示した一実施形態に基いて本発明を詳細に説明する。図1は、本発明に係るガロア体GF(2m)上の演算を実現する積和演算装置の回路構成を示す図である。本実施形態では、前記条件式(1)においてn=4とした場合の例を示す。なお、本発明の実施に際し、前記回路構成は、ハードウェアのみによって実現しても良いし、ソフトウェアとの組み合せによって実現しても良い。
【0017】
積和演算装置100は、図2に示す論理積素子201と排他的論理和素子202を複数組合わせて構成される。論理積素子201は、2つの入力ビットを論理積した結果を出力する。排他的論理和素子202は、2つの入力ビットを排他的論理和した結果を出力する。前記論理積素子201と排他的論理和素子202の組合わせによって、積和演算装置100は、前記条件式1に従うガロア体GF(2m)上の積和演算を実現する。すなわち、積和演算装置100は、16個の論理積素子110〜125、第1のグループに属する9個の排他的論理和素子130〜138及び第2のグループに属する7個の排他的論理和素子140〜146を含んで構成される。
【0018】
論理積素子110〜125は、条件式1を満たすai、bjの各組み合せについて、論理積演算を実行するものである。本実施形態においては、n=4であるから、条件式1中の
0≦k≦2n-2
の条件より、i+jは、0〜6の値を取り、各論理積素子110〜125では、(a0,a1,a2,a3)と(b0,b1,b2,b3)の各組み合わせについて論理積演算が実行される。
【0019】
第1のグループに属する排他的論理和素子130〜138は、条件式1を満たす論理積素子110〜125の演算結果の各組み合わせについて、排他的論理和演算を実行し、又は他の排他的論理和素子によるこの排他的論理和演算の結果と論理積素子110〜125の演算結果の各組み合わせについて、排他的論理和演算を実行する。例えば、排他的論理和素子130は、論理積素子111と114の演算結果の組み合せについて、排他的論理和演算を実行し、その結果を出力する。また、排他的論理和素子133は、論理積素子118と排他的論理和素子131(これは、論理積素子112と115の排他的論理和を出力する)の演算結果の組み合せについて、排他的論理和演算を実行し、その結果を出力する。
【0020】
第2のグループに属する排他的論理和素子140〜146は、条件式1を満たす論理積素子110〜125又は第1のグループに属する排他的論理和素子130〜138の演算結果とベクトルCの各ビットについて、排他的論理和演算を実行して、ベクトルDの各ビットを得る。
【0021】
次に、前記積和演算装置100の動作について説明する。本演算装置の動作を、
D←AB+C
と表すものとする。また、C=(CR,CL)、すなわち、
CR=(c0,・・・,cn-1),CL=(cn,・・・,c2n-1)
と定義し、
D=(DR,DL)
すなわち、
DR=(d0,・・・,dn-1),DL=(dn,・・・,d2n-1)
と定義する。
【0022】
まず、GF(2m)上の2つの元
u=(u0,・・・,um-1)、
v=(v0,・・・,vm-1)
をnビット単位でブロック分割する。すなわち、
u=(U0,U1,・・・,UM-1)、
v=(V0,V1,・・・,VM-1)
但し、
U0=(u0,・・・,un-1),U1=(un,・・・,u2n-1),・・・、
V0=(v0,・・・,vn-1),V1=(vn,・・・,v2n-1),・・・
であり、最終ブロックUM-1の要素Um-1以降、及びVM-1の要素vm-1以降の部分は、「0」で埋めておく。
w=(W0,W1,・・・,W2M-1)
但し、
W0=(w0,・・・,wn-1),W1=(wn,・・・w2n-1),・・・
とし、wに演算結果を格納するものとする。GF(2)上の多項式同士の乗算w←uvは図3に示す手続きによって実現される。
【0023】
すなわち、最初のステップ301でwが「0」に設定され、ステップ302でi、jは「M-1」に設定される。続くステップ303及び304で、A、B及びCに最初の値が代入され、これらの値に従ってステップ305で、積和演算が実行される。続くステップ306で、該演算結果としてのDL及びDRが、所定のw、Cにそれぞれ入力され、ステップ307でjが1デクリメントされる。そして、jが負になるまで、ステップ304〜307を繰り返す(ステップ308)。ステップ308でjが負になると、ステップ309で、所定のwにDRの値が代入され、ステップ310でiは1デクリメントされると共に、jは初期値に戻される。そして、iの値が負になるまで、ステップ303〜310が繰り返される(ステップ311)。ステップ311において、iが負になると、全ての演算は終了し、処理が完了する。
【0024】
次に、本実施形態において、円分体GF(210)上の2元
u=(1,1,0,0,1,0,1,0,1,1)、
v=(1,0,1,0,1,1,1,0,1,0)
を乗算する例を示す。u、vを4ビット単位でブロック分割すると、
U0=(1,1,0,0)、U1=(1,0,1,0)、U2=(1,1,0,0)、
V0=(1,0,1,0)、V1=(1,1,1,0)、V2=(1,0,0,0)
となる。図3の手続きでは、ステップ305演算の手続を9回通過することになる。第1回目では、
C=(0,0,0,0,0,0,0,0)、A=U2、B=V2
であるから、図1において、
(a0,a1,a2,a3)=(1,1,0,0)、
(b0,b1,b2,b3)=(1,0,0,0)、
(c0,c1,c2,c3,c4,c5,c6,c7)=(0,0,0,0,0,0,0,0)
が入力される。したがって、出力は、
(d0,d1,d2,d3,d4,d5,d6,d7)=(1,1,0,0,0,0,0,0)
となる。同様に、2回目から9回目まで、図3の手続きにおけるステップ305では、図1における(d0,d1,d2,d3,d4,d5,d6,d7)として、順番に、
2回目:(1,0,0,1,1,1,0,0)、
3回目:(1,1,1,1,1,0,0,1)、
4回目:(0,0,1,1,1,1,0,0)、
5回目:(0,0,1,0,1,0,1,1)、
6回目:(1,0,0,0,1,0,1,0)、
7回目:(0,1,1,0,1,0,1,1)、
8回目:(0,0,0,1,0,1,1,0)、
9回目:(1,1,1,1,0,0,0,1)
が出力され、したがって、
W0=(1,1,1,1)、
W1=(0,0,0,1)、
W2=(0,1,1,0)、
W3=(1,0,1,1)、
W4=(1,1,0,0)、
W5=(0,0,0,0)
となる。すなわち、
w=uv=(1,1,1,1,0,0,0,1,0,1,1,0,1,0,1,1,1,1,0,0)
である。wにおいて11ビット目は1であるから、乗算結果であるGF(210)上の元は、円分体の性質を利用して、
(1+0+1,1+1+1,1+0+1,1+1+1,0+1+1,0+1+1,0+1+1,1+0+1,0+0+1,1+1)
=(0,1,0,1,0,0,0,0,1,0)
となる。
【0025】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明は前記実施形態に示した事項に限定されず、特許請求の範囲の記載に基いてその変更、改良等が可能であることは明らかである。本発明では、例として、円分体を用いてその原理を説明したが、本発明は円分体に限らず、一般のGF(2m)上の乗算を実現するために利用することができる。
【0026】
【発明の効果】
以上説明してきたように、本発明の積和演算装置は、ガロア体GF(2m)上の乗算を実現するために利用でき、拡大次数mによる制限もなく、従って、汎用的な回路を実現することができる。
【0027】
また、拡大次数mによって回路規模が決定されないので、mが大きくなると回路規模が大きくなるという問題も解決できる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る積和演算装置の回路構成図である。
【図2】図1の積和演算装置の回路構成に用いられる論理素子を示した図である。
【図3】図1の積和演算装置における演算の手順を説明するためのフローチャートである。
【図4】従来のガロア体上の乗算装置における回路構成図である。
【符号の説明】
100 積和演算装置
110〜125 論理積素子
130〜138 第1の排他的論理和素子
140〜146 第2の排他的論理和素子
Claims (3)
- nを自然数としたとき、nビットで表される2つのベクトル
A=(a0,・・・,an-1)、
B=(b0,・・・,bn-1)
及び、2nビットで表されるベクトル
C=(c0,・・・,c2n-1)
を、条件式
【式1】
に従って、互いに演算し、2nビットのベクトル
D=(d0,・・・,d2n-1)
を得る積和演算装置であって、
前記条件を満たすai、bjの各組み合せについて、論理積演算を実行する論理積手段と、
前記条件を満たす前記論理積手段の演算結果の各組み合わせについて、排他的論理和演算を実行し、又は前記条件を満たす該排他的論理和演算の結果と前記論理積手段の演算結果の各組み合わせについて、排他的論理和演算を実行する第1の排他的論理和手段と、
前記条件を満たす前記論理積手段又は前記第1の排他的論理和手段の演算結果と前記ベクトルCの各ビットについて、排他的論理和演算を実行し、前記ベクトルDの各ビットを得る第2の排他的論理和手段と、
を備えたことを特徴とする積和演算装置。 - 請求項1記載の積和演算装置を備え、伝送する情報ビットをガロア体GF(2m)上の演算を用いて暗号化することを特徴とする暗号装置。
- 請求項1記載の積和演算装置を備え、請求項2記載の暗号化装置によって暗号化された情報ビットを、ガロア体GF(2m)上の演算を用いて復号化することを特徴とする復号装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23282299A JP4472808B2 (ja) | 1999-08-19 | 1999-08-19 | 積和演算装置及びこれを用いた暗号・復号装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23282299A JP4472808B2 (ja) | 1999-08-19 | 1999-08-19 | 積和演算装置及びこれを用いた暗号・復号装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001056640A JP2001056640A (ja) | 2001-02-27 |
JP4472808B2 true JP4472808B2 (ja) | 2010-06-02 |
Family
ID=16945332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23282299A Expired - Fee Related JP4472808B2 (ja) | 1999-08-19 | 1999-08-19 | 積和演算装置及びこれを用いた暗号・復号装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4472808B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7895253B2 (en) * | 2001-11-30 | 2011-02-22 | Analog Devices, Inc. | Compound Galois field engine and Galois field divider and square root engine and method |
US20060034452A1 (en) * | 2002-06-20 | 2006-02-16 | Hitachi, Ltd. | Code calculating device |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4037093A (en) * | 1975-12-29 | 1977-07-19 | Honeywell Information Systems, Inc. | Matrix multiplier in GF(2m) |
JPS58219848A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | ガロア体における乗算装置 |
JPS62150938A (ja) * | 1985-12-24 | 1987-07-04 | Matsushita Electric Ind Co Ltd | 有限体の乗算回路 |
JPS62296426A (ja) * | 1986-06-17 | 1987-12-23 | Hitachi Electronics Eng Co Ltd | Cvd薄膜形成装置 |
JPS6386925A (ja) * | 1986-09-30 | 1988-04-18 | Canon Inc | ガロア体乗算回路 |
JPS63104526A (ja) * | 1986-10-21 | 1988-05-10 | Matsushita Electric Ind Co Ltd | 有限体の演算回路 |
JPS6399623A (ja) * | 1986-10-15 | 1988-04-30 | Matsushita Electric Ind Co Ltd | 有限体の演算回路 |
JPH0731593B2 (ja) * | 1987-03-10 | 1995-04-10 | 日本電気株式会社 | GF(2▲上m▼)のガロア体の原始根のべき乗演算装置 |
JPH0724016B2 (ja) * | 1987-03-10 | 1995-03-15 | 日本電気株式会社 | GF(2▲上m▼)のガロア体に属する元の乗算装置 |
JPS63268037A (ja) * | 1987-04-24 | 1988-11-04 | Mitsubishi Electric Corp | 有限体乗算回路 |
JPH01284025A (ja) * | 1988-05-11 | 1989-11-15 | Ricoh Co Ltd | ガロア体の乗算回路 |
JP2641285B2 (ja) * | 1988-05-23 | 1997-08-13 | 三菱電機株式会社 | ガロア体除算回路及び乗除算共用回路 |
JP2622861B2 (ja) * | 1988-08-17 | 1997-06-25 | 松下電器産業株式会社 | ガロア拡大体演算器 |
JP3406914B2 (ja) * | 1991-09-05 | 2003-05-19 | キヤノン株式会社 | 演算装置及びこれを備えた暗号化装置、復号装置 |
JP2595820B2 (ja) * | 1991-03-06 | 1997-04-02 | 松下電器産業株式会社 | ガロア拡大体演算器 |
JPH0764810A (ja) * | 1993-08-30 | 1995-03-10 | Toshiba Corp | ガロア体演算器 |
JPH09114645A (ja) * | 1995-10-16 | 1997-05-02 | Fuji Electric Co Ltd | 有限体上の乗算回路 |
JP3835489B2 (ja) * | 1996-02-13 | 2006-10-18 | 富士通株式会社 | データ圧縮装置及び復元装置の辞書検索登録方法 |
JPH1196030A (ja) * | 1997-09-22 | 1999-04-09 | Toyo Commun Equip Co Ltd | 有限体上の乗算方法及び乗算回路 |
WO1999016175A1 (fr) * | 1997-09-24 | 1999-04-01 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et systeme de traitement de donnees |
JPH11110241A (ja) * | 1997-10-07 | 1999-04-23 | Toyo Commun Equip Co Ltd | ガロア体上の乗算方法及び乗算回路 |
JP2001034167A (ja) * | 1999-07-23 | 2001-02-09 | Toshiba Corp | 演算装置及び暗号処理装置 |
JP2000207387A (ja) * | 1999-01-20 | 2000-07-28 | Toshiba Corp | 演算装置及び暗号処理装置 |
JP4177526B2 (ja) * | 1999-08-05 | 2008-11-05 | 富士通株式会社 | 乗算剰余演算方法および乗算剰余回路 |
-
1999
- 1999-08-19 JP JP23282299A patent/JP4472808B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001056640A (ja) | 2001-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3784156B2 (ja) | モジュラ掛け算方法 | |
JP2011520404A (ja) | プログラム可能なプロセッサにおける随意選択的なガロア域計算の実行 | |
JP2005215688A (ja) | S−box演算を用いるハードウェア暗号化/復号化装置及び、その方法 | |
JPWO2004001701A1 (ja) | 符号演算装置 | |
Jafri et al. | Towards an optimized architecture for unified binary huff curves | |
JP2002229445A (ja) | べき乗剰余演算器 | |
JP4180024B2 (ja) | 乗算剰余演算器及び情報処理装置 | |
KR100322739B1 (ko) | 유한체연산방법및그장치 | |
JP2004258141A (ja) | モンゴメリ乗算剰余の多倍長演算のための演算装置 | |
Bhaskar et al. | Efficient Galois field arithmetic on SIMD architectures | |
US6662201B1 (en) | Modular arithmetic apparatus and method having high-speed base conversion function | |
JP4472808B2 (ja) | 積和演算装置及びこれを用いた暗号・復号装置 | |
JP2006023647A (ja) | 乗算剰余演算器及び情報処理装置 | |
KR100552694B1 (ko) | 유한 체에서 곱셈 연산 방법 및 장치 | |
CN115270155A (zh) | 一种获取大数拓展最大公约数的方法及硬件架构 | |
US6484192B1 (en) | Root finding method and root finding circuit of quadratic polynomial over finite field | |
JP4544870B2 (ja) | 演算回路装置 | |
Potgieter et al. | Two hardware implementations of the group operations necessary for implementing an elliptic curve cryptosystem over a characteristic two finite field | |
JP4541485B2 (ja) | べき乗演算装置、べき乗剰余演算装置、楕円べき倍点演算装置、並びのそれらの方法、記録媒体 | |
Paryasto et al. | Implementation of Polynomial–ONB I Basis Conversion | |
WO2024109730A1 (zh) | 变量模乘运算器、运算方法及相关装置 | |
JP3576155B2 (ja) | 乗算剰余演算器 | |
KR100519775B1 (ko) | 유한 체에서의 제곱 연산 방법 및 장치 | |
Keshavarzi | VLSI implementation of public key cryptography algorithms | |
CN117196053A (zh) | 多项式模平方运算器、运算方法及相关装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060809 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060809 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20071030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090428 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090619 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |