JPS58219848A - ガロア体における乗算装置 - Google Patents
ガロア体における乗算装置Info
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- JPS58219848A JPS58219848A JP57102802A JP10280282A JPS58219848A JP S58219848 A JPS58219848 A JP S58219848A JP 57102802 A JP57102802 A JP 57102802A JP 10280282 A JP10280282 A JP 10280282A JP S58219848 A JPS58219848 A JP S58219848A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば光学式デジタルオーディオディスク(
DAD )再生装置等に用いられるエラー訂正符号の復
号用に好適するガロア体における乗算装置の改良に関す
る 〔発明の技術的背景〕 周知のように1近時開発されている光学式DAD再生装
置(特にはCD:コンノ譬りトディスク形)においては
、その工2−訂正符号としてクロスインターリープリー
ドソロモン符号(CIRC)を採用している。
DAD )再生装置等に用いられるエラー訂正符号の復
号用に好適するガロア体における乗算装置の改良に関す
る 〔発明の技術的背景〕 周知のように1近時開発されている光学式DAD再生装
置(特にはCD:コンノ譬りトディスク形)においては
、その工2−訂正符号としてクロスインターリープリー
ドソロモン符号(CIRC)を採用している。
すなわち、これは従来より知られている代表的なランダ
ムエラー訂正符号のうちで最も工2−訂正能力が高いも
のとして広範に定義されているBCH符号の一種である
リードソロモン符号を用いるものであるが、それにバー
ストエラーに対しても高い訂正能力を持たせるべくり四
スイ/タリーブなる信号処理を伴わせるようにしたもの
である。
ムエラー訂正符号のうちで最も工2−訂正能力が高いも
のとして広範に定義されているBCH符号の一種である
リードソロモン符号を用いるものであるが、それにバー
ストエラーに対しても高い訂正能力を持たせるべくり四
スイ/タリーブなる信号処理を伴わせるようにしたもの
である。
ところで、リードソロモン符号の復号つまりエラー訂正
はBCH符号のそれと同様になすことができる。
はBCH符号のそれと同様になすことができる。
今、符号長(n)、情報シンプル伽)個、検査シンゲル
(n−k)個からなるリードソロモン符号について、そ
の復号法を調べてみるものとする。
(n−k)個からなるリードソロモン符号について、そ
の復号法を調べてみるものとする。
但し、上記各シンゲルは一個の2進ビ、トつまり2m個
の元を有する有限体でちるガロア体GF2mの元である
。
の元を有する有限体でちるガロア体GF2mの元である
。
そして、この場合(1)重エラー訂正リードソロモン符
号の生成多項式g←)は、(ロ)をガロア体GF(2”
)の原始元として次の(1)式または(2)式のように
表わされ、る。
号の生成多項式g←)は、(ロ)をガロア体GF(2”
)の原始元として次の(1)式または(2)式のように
表わされ、る。
g←)−(X+α)(x+α2)・・・・・・(X+α
2t>・・・・・・(1)gCx)=(x+α0)(x
+α)・・・・・・(x+α2t−)・(2)また、送
信符号語をC←)、受信符号語をR←)で表わし、且つ
エラー多項式をE←)とすると、111 これらの間には次のような関係が成立する。
2t>・・・・・・(1)gCx)=(x+α0)(x
+α)・・・・・・(x+α2t−)・(2)また、送
信符号語をC←)、受信符号語をR←)で表わし、且つ
エラー多項式をE←)とすると、111 これらの間には次のような関係が成立する。
R(x) = C←)+E←)(3)
この場合、多項式の係数はガロア体GF(2”)に含ま
れており、エラー多項式E (x)はエラーロケーショ
ンおよび値(大きさ)に対応する項だけを含んでいる。
れており、エラー多項式E (x)はエラーロケーショ
ンおよび値(大きさ)に対応する項だけを含んでいる。
と
E←)=ΣYrx’ ・・・・・・・・・・−・−
<4>となシ、該(4)式でΣはエラーのすべての位置
にわたる総和を意味している。
<4>となシ、該(4)式でΣはエラーのすべての位置
にわたる総和を意味している。
ここで、シンドロームS1を
8、=R(αl)〔但しi=o、1・・・・・・2t−
1)・・・・・・(5)の如く定義したとすると、上記
(3)式よシs =c(α’)+1(α1) となる。
1)・・・・・・(5)の如く定義したとすると、上記
(3)式よシs =c(α’)+1(α1) となる。
この場合、C←)はぎ←)で常に割シ切れるのでC(α
1)=0 であるから 8、=E(αi) h□ となる。そこで、上記(4)式よ如 S、=E(α量) = ミjyj(α量)」=¥Y3
Xr −・・・・ (6)と表わすことができる
。但しαj −zjとおいたもので、Xjはαjにおけ
るエラーロケーションを表わしている。
1)=0 であるから 8、=E(αi) h□ となる。そこで、上記(4)式よ如 S、=E(α量) = ミjyj(α量)」=¥Y3
Xr −・・・・ (6)と表わすことができる
。但しαj −zjとおいたもので、Xjはαjにおけ
るエラーロケーションを表わしている。
ここで、エラーロケーション多項式σ←)は、エラー数
を・として σ←)=、 (X−X、) ” X”+ tt、X”+ ・・・・−・・−・+ #
、 ・・・−・−(7)と定義される。
を・として σ←)=、 (X−X、) ” X”+ tt、X”+ ・・・・−・・−・+ #
、 ・・・−・−(7)と定義される。
また、(7)式のσ、〜σ。はシンドロームS1トの間
で次のように関係付けられる。
で次のように関係付けられる。
Si+*”ISi+e−1””””5−ISl+1+σ
・S1°−°°−°(Ill)つまり、以上のようなリ
ードソロモン符号の復号手順は (1) (5)式によシンドロームS、を計算する。
・S1°−°°−°(Ill)つまり、以上のようなリ
ードソロモン符号の復号手順は (1) (5)式によシンドロームS、を計算する。
(If) (8)式によシェラ−ロケーション多項式
の係数O1〜σ。を計算する。
の係数O1〜σ。を計算する。
Q[D (7)式によりエラーロケーション多項式の
根X3を求める。
根X3を求める。
eil) (6)弐によシェラ−値Yjを求め、(4
)式によシェラ−多項式を求める。
)式によシェラ−多項式を求める。
(至)(3)式によりエラー訂正を行なう。
なる(1)〜(ロ)の手順に帰着せしめられる。
次に、以上のような復号手順によるエラー訂正の具体例
として、1ブロツクデータに4個の検査シンyyルを用
いた場合について説明t−ル。
として、1ブロツクデータに4個の検査シンyyルを用
いた場合について説明t−ル。
すなわち、この場合の生成多項式g(x)はg←)”(
X+1 )(x+α)(x+α2)(x+αS)となり
、2重エラーt−fの訂正系可能となるものであるが、
ここではそれを(A:l、CB)なる二つの方式によっ
た場合に9いて各別に述べるものとする。
X+1 )(x+α)(x+α2)(x+αS)となり
、2重エラーt−fの訂正系可能となるものであるが、
ここではそれを(A:l、CB)なる二つの方式によっ
た場合に9いて各別に述べるものとする。
(1) シンドロームS。−8,を計算する。
ω)(8)弐t−6=1.・−2について書き直すと、
・=1の場合には となる。また、・=2の場合には となる。
・=1の場合には となる。また、・=2の場合には となる。
とこで、実際の復号器がe = lの場合から動作を始
めるものとすると、先ず連立方程式(9)を満足する解
C4を求めなければならない。そして、この解が存在し
なければ、復号器は次にe = 2の場合について連立
方程式α呻を満足する解σ1゜σ、を求めなければなら
ない。なお、ここでも解が得られない場合は・≧3とみ
なすことになる。
めるものとすると、先ず連立方程式(9)を満足する解
C4を求めなければならない。そして、この解が存在し
なければ、復号器は次にe = 2の場合について連立
方程式α呻を満足する解σ1゜σ、を求めなければなら
ない。なお、ここでも解が得られない場合は・≧3とみ
なすことになる。
(9)式の解σ1は
として求め、01式の解σ1.σ、は
として求める。
鋤 以上のようにしてエラーロケーション多項式の係・
数σ、が得られたならば、次に(7)式によりエラーロ
ケーション多項式の根を求める。
数σ、が得られたならば、次に(7)式によりエラーロ
ケーション多項式の根を求める。
先ず、・=1の場合は
a(x) = x+a、== 0 * 、*e’f、
’! alとなる。また、・=2の場合は σ←)” x24 (F、14 g、 =Q ・・・
・・・・・・・・・0として、該(ロ)式にガロア体G
F(2”)の元を1暇次に代入してその解を求めればよ
く、今この根をX、e X2とする◎ 頓 エラーロケーション多項式の根が求まったなら、次
に(6)式によシュ2−値Yjを求める。
’! alとなる。また、・=2の場合は σ←)” x24 (F、14 g、 =Q ・・・
・・・・・・・・・0として、該(ロ)式にガロア体G
F(2”)の元を1暇次に代入してその解を求めればよ
く、今この根をX、e X2とする◎ 頓 エラーロケーション多項式の根が求まったなら、次
に(6)式によシュ2−値Yjを求める。
先ず、・=1の場合は
s、 = y、 、”、y、= 80となる。ま
た、・=2の場合は より ・ y2= so+ y。
た、・=2の場合は より ・ y2= so+ y。
曽 上述のようにして求めたエラー値Y、$Y2によυ
訂正を行なう。
訂正を行なう。
ところで、ポインターイレージヤ−法等によりてエラー
ロケーションの値を正確に知ることができる場合には、
上述した2重エラー訂正用のリードソpモン符号によっ
て4重エラーまでの訂正が可能となるものであ)、それ
が後述する〔方式B〕である。
ロケーションの値を正確に知ることができる場合には、
上述した2重エラー訂正用のリードソpモン符号によっ
て4重エラーまでの訂正が可能となるものであ)、それ
が後述する〔方式B〕である。
(1) シンド四−ムS。−8sを計算する。
Ql)(至)エラーロケーションを別の検出方法で知る
。
。
GV) (6)式によシュ2−値を求める。
先ず・= 11 @ = 2の場合は上述した〔方式人
〕の軸と同様である。
〕の軸と同様である。
そして、e−3の場合
so= y、 + y2+ y。
s、 = y、x、+ y2x2+ y、x。
82−Y、X、 +Y2X2+Y、X、”を解いて
y、 = so+y、+y2
となる。
また、e = 4の場合は
5o=Y、+Y2+Y3+Y4
S、=Y、X、+Y2X2+Y3Xls+Y4X482
= Y、X、2+Y2X22+YsX3”+Y4X4”
8、 = Y、X、5+Y2X2s+Y、X、’+Y4
X4’を解いて y4= so+ y、 + y、+ y。
= Y、X、2+Y2X22+YsX3”+Y4X4”
8、 = Y、X、5+Y2X2s+Y、X、’+Y4
X4’を解いて y4= so+ y、 + y、+ y。
となる。
(ロ)上述のようKして求めたY、〜Y4によシ訂正を
行なう。
行なう。
第1図は以上のような原理に基くリードソロモン符号の
実際の復号システムでなるエラー訂正回路を示す概略構
成図である。すなわち、入力端(IN)を介して導かれ
る被訂正用のデータ(エラー訂正用としてリードソロモ
ン符号が用いられていることは勿論である)は部分され
て、一方が後述する復号動作の間データバッファ11に
記憶されると共に、他方が復号動作をなすためのシンド
四−五計算器12以下に導かれる。
実際の復号システムでなるエラー訂正回路を示す概略構
成図である。すなわち、入力端(IN)を介して導かれ
る被訂正用のデータ(エラー訂正用としてリードソロモ
ン符号が用いられていることは勿論である)は部分され
て、一方が後述する復号動作の間データバッファ11に
記憶されると共に、他方が復号動作をなすためのシンド
四−五計算器12以下に導かれる。
そして、シンドローム計算器12で計算されたシンドロ
ームはシンドロームノぐ、ファ13に記憶される。
ームはシンドロームノぐ、ファ13に記憶される。
ここで、シンドロームバッファ13の出力部に接続され
たオアゲート14はエラーの有無を指示するもので、エ
ラーがあると前述したような手順によってエラー訂正動
作を開始することになる。
たオアゲート14はエラーの有無を指示するもので、エ
ラーがあると前述したような手順によってエラー訂正動
作を開始することになる。
つまシ、エラーロケーション多項式計算器15がエラー
ロケーシーン多項式C←)の係数を計算し、工2−ロケ
ーション計算器16がエラーロケーション多項式の根を
計算し、エラー値計算器17がエラー値を計算し、これ
らのエラーロケ−シロンおよびエラー値によシ上記デー
タパ、ファ11から出力されるデータを訂正するもので
ある。
ロケーシーン多項式C←)の係数を計算し、工2−ロケ
ーション計算器16がエラーロケーション多項式の根を
計算し、エラー値計算器17がエラー値を計算し、これ
らのエラーロケ−シロンおよびエラー値によシ上記デー
タパ、ファ11から出力されるデータを訂正するもので
ある。
ところで、このような復号システムの各計算器1291
5.16.17/はOか否かの検出ならびに必要な加算
、乗算および除算等の代数演算をなすものであるが、こ
れらについての具体例として従来第2図に示すように構
成された工2−ロケーシ、ン多項式計算器(特公昭56
−20575号)が知られている。
5.16.17/はOか否かの検出ならびに必要な加算
、乗算および除算等の代数演算をなすものであるが、こ
れらについての具体例として従来第2図に示すように構
成された工2−ロケーシ、ン多項式計算器(特公昭56
−20575号)が知られている。
すなわち、第2図において21はシンドロームバッファ
でアつて、シンド四−ム8.ヲ記憶fるためのRAMで
なシ、該シンドロームバッファ2ノにはガロア体G F
(2rn)の元である各シンドロームがそれぞれmビ
ットの2進形式で記憶される。
でアつて、シンド四−ム8.ヲ記憶fるためのRAMで
なシ、該シンドロームバッファ2ノにはガロア体G F
(2rn)の元である各シンドロームがそれぞれmビ
ットの2進形式で記憶される。
また、22は作業用ノ奇ツ7アでありて、エラーロケー
ション多項式の係数を計算する際に、代数演算の中間結
果および最終結果を記憶するためのRAMでなシ、後の
演算で使用される部分結果も該作業用バッファ22に記
憶される。
ション多項式の係数を計算する際に、代数演算の中間結
果および最終結果を記憶するためのRAMでなシ、後の
演算で使用される部分結果も該作業用バッファ22に記
憶される。
そして、23は代数演算の順序を指示する順序制御装置
であって、上記シンドロームバッファ21および作業用
バッファ221C対してアドレスを供給して適切な記憶
位置をアクセスすると共に1実行された代数演算結果を
調べて次の適切な演算へ分岐せしめるのに供せられる。
であって、上記シンドロームバッファ21および作業用
バッファ221C対してアドレスを供給して適切な記憶
位置をアクセスすると共に1実行された代数演算結果を
調べて次の適切な演算へ分岐せしめるのに供せられる。
さらに、24.26はそれぞれガロア体GF(21)の
元の対数および真数を各別にテーブルの形式で記憶して
いるROM ’cなる対数・譬ツファおよび真数バッフ
ァである。
元の対数および真数を各別にテーブルの形式で記憶して
いるROM ’cなる対数・譬ツファおよび真数バッフ
ァである。
ここで、前者の対数ノ寸、7ア24のアドレスは元α1
の2進表示であシ、そのエントリーはαを底とするαの
対数すなセち」であるが、後者の真数パ、7ア115の
アドレスlにおけるエントリーはα1の2進表示である
。
の2進表示であシ、そのエントリーはαを底とするαの
対数すなセち」であるが、後者の真数パ、7ア115の
アドレスlにおけるエントリーはα1の2進表示である
。
例えばガロア体GF(2’)の法多項式F(x)をF’
(x)=x+x+x+x+1 とすると、そのO以外の元はF←)=0の根αのべき乗
またはα0〜α7tでの線形結合で表わすことができる
。
(x)=x+x+x+x+1 とすると、そのO以外の元はF←)=0の根αのべき乗
またはα0〜α7tでの線形結合で表わすことができる
。
また、この場合a。−17までの8個の係数を取り出し
て2進ベクトルとして表わすとともできる。
て2進ベクトルとして表わすとともできる。
例えば
(X’=O−(ffi’+1−α’−4−0−α”−1
−0−ff3−)0−α’−1−0−(W’−)0−(
X’−)−0−(!’、、、(01000000) α7==O・α0+・・・・・・・・・・・・ 十〇・
α6+1・α7= (00000001) α8==1+α4+α5+α6 (10001110) α9;α・α8−α+α5+α6+α7=(01000
111) の如くでアシ、これら以外の元も同様にしてベクトル表
示することができる。
−0−ff3−)0−α’−1−0−(W’−)0−(
X’−)−0−(!’、、、(01000000) α7==O・α0+・・・・・・・・・・・・ 十〇・
α6+1・α7= (00000001) α8==1+α4+α5+α6 (10001110) α9;α・α8−α+α5+α6+α7=(01000
111) の如くでアシ、これら以外の元も同様にしてベクトル表
示することができる。
そして、この場合対数テーブルのアドレス1〜255は
元αiの8ピツトの2進ベクトル表示であシ、対応する
エントリは指数量の2進表示である。
元αiの8ピツトの2進ベクトル表示であシ、対応する
エントリは指数量の2進表示である。
また、真数テーブルは指数量をアドレスに用い、エント
リはαの2進ベクトル表示である。
リはαの2進ベクトル表示である。
次に、第2図の工2−ロケーション多項式計算器による
実際の代数演算を各別に説明する。
実際の代数演算を各別に説明する。
(1)加算
元α1およびαjを加算する場合には、これら2つの元
がAレジスタ20およびBレジスタ26を介してエクス
クルシブオアf−)j7.によシ各ビット毎に排他的な
論理和をとる。これ釦よって得られる上記2つの元の和
の結果はCレジスタ19を介して上記作業用バッファ2
2に転送される。
がAレジスタ20およびBレジスタ26を介してエクス
クルシブオアf−)j7.によシ各ビット毎に排他的な
論理和をとる。これ釦よって得られる上記2つの元の和
の結果はCレジスタ19を介して上記作業用バッファ2
2に転送される。
(2)Oであるか否かの検出
元α1が0であるか否かを調べる場合には、元α1がH
レジスタ28を介してオアダート29によシ論理和がと
られる。この結果はML/ノスタ30を介して上記作業
用バッファ22に転送される。この場合、Mレジスタ3
oの内容は元α1が00ときのみ0になる。
レジスタ28を介してオアダート29によシ論理和がと
られる。この結果はML/ノスタ30を介して上記作業
用バッファ22に転送される。この場合、Mレジスタ3
oの内容は元α1が00ときのみ0になる。
(3)乗算
1
冗αおよびαjを乗算する場合には、先ずこれら2つの
元が0であるか否かが調べられる。若し、いずれか一方
の元が0であれば、実際に乗算するまでもなく、乗算結
果は0である。しがるに1両方とも0でない場合には、
これらの元は上記対数バッファ24用のアドレスレジス
タ311IC順次にロードされる。そして、対数バッフ
ァ24からの出力量およびjはDレジスタ32およびE
レジスタ33を介して1の補数加算器s4によp、2”
−sを法として1゛の補数加算が行なわれる。これによ
って得られる結果1−1−jl−1−j (2’−1)
はLレジスタ35を介して上記真数ノクツファ25用の
アドレスレジスタ36にロードされる。この場合、真数
バッファ25のアドレス入力がtであれば、その出力α
1が乗算結果としてCレジスタ31を介して上記作業用
バッファ22に転送される。
元が0であるか否かが調べられる。若し、いずれか一方
の元が0であれば、実際に乗算するまでもなく、乗算結
果は0である。しがるに1両方とも0でない場合には、
これらの元は上記対数バッファ24用のアドレスレジス
タ311IC順次にロードされる。そして、対数バッフ
ァ24からの出力量およびjはDレジスタ32およびE
レジスタ33を介して1の補数加算器s4によp、2”
−sを法として1゛の補数加算が行なわれる。これによ
って得られる結果1−1−jl−1−j (2’−1)
はLレジスタ35を介して上記真数ノクツファ25用の
アドレスレジスタ36にロードされる。この場合、真数
バッファ25のアドレス入力がtであれば、その出力α
1が乗算結果としてCレジスタ31を介して上記作業用
バッファ22に転送される。
(4)除算
元αj[よるαの除算(α’/、j )は基本的には上
記(3)の乗算の場合と同様であるが、上記Eレジスタ
33の内容を上記Dレジスタ32の内容から減算せしめ
る点で異なっている。つまD、Eレジスタ33にある元
αjの対数が補数化器38により補数化されてFレジス
タ39を介して上記1の補数加算器34に送るようKし
た点である。そして、以下(3)の乗算の場合と同様に
処理されるものであるが、この場合真数ノ々、ファ25
の出力が求める除算の結果つまシ商となっているもので
ある。
記(3)の乗算の場合と同様であるが、上記Eレジスタ
33の内容を上記Dレジスタ32の内容から減算せしめ
る点で異なっている。つまD、Eレジスタ33にある元
αjの対数が補数化器38により補数化されてFレジス
タ39を介して上記1の補数加算器34に送るようKし
た点である。そして、以下(3)の乗算の場合と同様に
処理されるものであるが、この場合真数ノ々、ファ25
の出力が求める除算の結果つまシ商となっているもので
ある。
しかしながら、以上のような従来のエラー訂正装置は、
そのエラーロケーション多項式計算器における代数演算
のうち乗算および除算用として対数バッファおよび真数
バッファを必要とするものであるが、このために用いら
れるROM等のメモリ容量が膨大な丸のになるので、L
SI化が阻害されて大容量のメモリを外付けしなければ
ならないという不具合を生じていた。
そのエラーロケーション多項式計算器における代数演算
のうち乗算および除算用として対数バッファおよび真数
バッファを必要とするものであるが、このために用いら
れるROM等のメモリ容量が膨大な丸のになるので、L
SI化が阻害されて大容量のメモリを外付けしなければ
ならないという不具合を生じていた。
これは、前述した例の如く1シン?ル8ビツトとした場
合で255 X 8ピff ) = 2040ビツトの
ROMが2つ必要になり、合計4080ビツトにもなる
ことからして容易に窺い知れるところである。
合で255 X 8ピff ) = 2040ビツトの
ROMが2つ必要になり、合計4080ビツトにもなる
ことからして容易に窺い知れるところである。
つまり、従来より知られているガロア体における乗算装
置および除算装置はそれらの元の対数および真数を各別
にテーブルの形式で記憶している大容量メモリでなる対
数バッファや真数・々ツファを必要とするので、それだ
け構成が複雑化して高価格につくという問題を有してい
た。
置および除算装置はそれらの元の対数および真数を各別
にテーブルの形式で記憶している大容量メモリでなる対
数バッファや真数・々ツファを必要とするので、それだ
け構成が複雑化して高価格につくという問題を有してい
た。
そこで、この発明は以上のような点に鑑みてなされたも
ので、特に大容量のメモリを必要とf ル対数ハッ7ア
や真数・々ツファを用いることなくガロア体における乗
算をなし得るようにし、以って構成の簡易化ならびに低
価格化に寄与し得るようKした極めて良好なる117体
における乗算装置を提供することを目的としている。
ので、特に大容量のメモリを必要とf ル対数ハッ7ア
や真数・々ツファを用いることなくガロア体における乗
算をなし得るようにし、以って構成の簡易化ならびに低
価格化に寄与し得るようKした極めて良好なる117体
における乗算装置を提供することを目的としている。
すなわち、この発明によるガロア体における乗算装置は
、117体GF(2m)の生成多項式〇 (x)の1根
をαとする被乗数データB ((4(但し、Hp)e
bm、ff=’ + b、、、αm−2+・・・、・、
+ b、 )および乗数データC−(但し、(p)=
6In−1ctrr′−’ 十em−2αm−2+・−
・−+ t□ )の乗算をBQI−C@=C1B@1+
B@)n((l、l −6In−1(i”−’十嘔−、
αm−3十Cm−3cITr′−4+・・・・・・+C
1”=em−2αm−2+ 6=−、αm−5+ e、
、−、ct”−5+・−・−・+ e o)なる第1の
部分乗算〔αBp)I)および第2の部分乗算(in)
II:)の和の形に変換して処理するもので、前記第1
の部分乗算を第1のステップで処理する第1の手段と、
前記第2の部分乗算を第2のステップで処理する第2の
手段と、前記第1および第2の手段の各部分乗算出力を
加算する第3の手段とを具備してなることによシ、ハー
ド化して構成を大幅に簡易化すると共に、基本クロック
2ステツグで処理し得るようKして処理時の短縮化を図
ったことを特徴としている。
、117体GF(2m)の生成多項式〇 (x)の1根
をαとする被乗数データB ((4(但し、Hp)e
bm、ff=’ + b、、、αm−2+・・・、・、
+ b、 )および乗数データC−(但し、(p)=
6In−1ctrr′−’ 十em−2αm−2+・−
・−+ t□ )の乗算をBQI−C@=C1B@1+
B@)n((l、l −6In−1(i”−’十嘔−、
αm−3十Cm−3cITr′−4+・・・・・・+C
1”=em−2αm−2+ 6=−、αm−5+ e、
、−、ct”−5+・−・−・+ e o)なる第1の
部分乗算〔αBp)I)および第2の部分乗算(in)
II:)の和の形に変換して処理するもので、前記第1
の部分乗算を第1のステップで処理する第1の手段と、
前記第2の部分乗算を第2のステップで処理する第2の
手段と、前記第1および第2の手段の各部分乗算出力を
加算する第3の手段とを具備してなることによシ、ハー
ド化して構成を大幅に簡易化すると共に、基本クロック
2ステツグで処理し得るようKして処理時の短縮化を図
ったことを特徴としている。
先ず、この発明が適用される光学式(CD形)デジタル
オーディオディスク(DAD )再生装置の概要につい
て説明する。
オーディオディスク(DAD )再生装置の概要につい
て説明する。
すなわち、第3図に示すようにディスクモーpHlKよ
って回転駆動されるターンテーブル112上に装着され
たディスク113は光学式ピックアップ11”4によっ
て再生される。この場合、光学式ピ、クア、7’714
は半導体レーザ114aからの出射光をビームスグリツ
タ−114b、対物レンズ114Cを介してディスク1
13の信号面に照射し、該ディスク113に所定の(E
FM)変調およびインタリーブを伴りた形態で記録され
ている再生すべきオーディオ信号のデジタル(PCM)
化データに対応したビット(反射率の異なる凹凸)から
の反射光を対物レンズ114e、ビームスシリツタ−1
14bを介して4分割フォトデテクタ114dに導き、
該4分割フォトデテクタ114dで光電変換された4つ
の再生信号を外部に出力可能になされているもので、自
からはピックアップ送りモータ115によってディスク
113の半径方向に直線駆動される。
って回転駆動されるターンテーブル112上に装着され
たディスク113は光学式ピックアップ11”4によっ
て再生される。この場合、光学式ピ、クア、7’714
は半導体レーザ114aからの出射光をビームスグリツ
タ−114b、対物レンズ114Cを介してディスク1
13の信号面に照射し、該ディスク113に所定の(E
FM)変調およびインタリーブを伴りた形態で記録され
ている再生すべきオーディオ信号のデジタル(PCM)
化データに対応したビット(反射率の異なる凹凸)から
の反射光を対物レンズ114e、ビームスシリツタ−1
14bを介して4分割フォトデテクタ114dに導き、
該4分割フォトデテクタ114dで光電変換された4つ
の再生信号を外部に出力可能になされているもので、自
からはピックアップ送りモータ115によってディスク
113の半径方向に直線駆動される。
そして、4分割フォトデテクタ114dからの4つの再
生信号はマトリクス回路116に供給されて所定のマ)
リクス演算処理が施されることにより、フォーカスエ
ラー信号(Fχ トラッキングエラー信号および高周波
信号(RF)に分離される。
生信号はマトリクス回路116に供給されて所定のマ)
リクス演算処理が施されることにより、フォーカスエ
ラー信号(Fχ トラッキングエラー信号および高周波
信号(RF)に分離される。
このうち、フォーカスエラー信号(F)はフォーカスサ
ーチ回路110からのフォーカスサーチ信号と共に、前
記光学式2ツクアツ!114のフォーカスサーブ系(F
8)を駆動するのに供せられる。
ーチ回路110からのフォーカスサーチ信号と共に、前
記光学式2ツクアツ!114のフォーカスサーブ系(F
8)を駆動するのに供せられる。
また、トラッキングエラー信号(T)は後述するシステ
ムコントo−’:)’11rを介して与えられるサーチ
制御信号と共に、前記光学式ピックアップ114のトラ
ッキングサーゲ系(T8)を駆動するのに且つ前記ピ、
クア、f送シモータ115を(リニアトラッキング)制
御するのに供せられる。
ムコントo−’:)’11rを介して与えられるサーチ
制御信号と共に、前記光学式ピックアップ114のトラ
ッキングサーゲ系(T8)を駆動するのに且つ前記ピ、
クア、f送シモータ115を(リニアトラッキング)制
御するのに供せられる。
そして、残る高周波信号(RF)・が主再生信号成分と
して再生信号処理系118に供給される。すなわち、こ
の再生信号処理系118は先ず再生信号をスライスレベ
ル(アイパターン)検出器119によって制御される波
形整形回路120に導いて不要なアナログ成分と必要と
するデータ成分を分離し、データ成分のみをPLL型で
なる同期クロック再生回路121および第1の信号処理
系122のエツジ検出器122&に供給する。
して再生信号処理系118に供給される。すなわち、こ
の再生信号処理系118は先ず再生信号をスライスレベ
ル(アイパターン)検出器119によって制御される波
形整形回路120に導いて不要なアナログ成分と必要と
するデータ成分を分離し、データ成分のみをPLL型で
なる同期クロック再生回路121および第1の信号処理
系122のエツジ検出器122&に供給する。
ここで、同期クロック再生回路121からの同期クロッ
クはデータ復調用として第1の信号処理系122におけ
る同期信号分離用クロ、り生成回路122bに導かれて
同期信号分離用クロックを生成するのに供せられる。
クはデータ復調用として第1の信号処理系122におけ
る同期信号分離用クロ、り生成回路122bに導かれて
同期信号分離用クロックを生成するのに供せられる。
一方、上記エツジ検出器122aを通りた再生信号は同
期信号検出器122cに導かれて上記同期信号分離用ク
ロックによシ同期信号が分離されると共に、復調回路1
1!:1rlK導かれて(EFM)復調される。
期信号検出器122cに導かれて上記同期信号分離用ク
ロックによシ同期信号が分離されると共に、復調回路1
1!:1rlK導かれて(EFM)復調される。
このうち、同期信号は同期信号保護回路122eを介し
て誤動作が生じないように保護された状態で、上記同期
信号分離用クロックと共に入力データ処理用タイミング
信号生成回路122fに導かれる。
て誤動作が生じないように保護された状態で、上記同期
信号分離用クロックと共に入力データ処理用タイミング
信号生成回路122fに導かれる。
また、復調信号はデータパナス入出力制御回路ixzぎ
を介して後述する第2の信号処理系123の入出力制御
回路123aに供給されると共に、そのうちのサブコー
ドであるコントロール信号および表示信号成分がコント
ロール表示処理回路122hおよびサブコード処理回路
1221に導かれる。
を介して後述する第2の信号処理系123の入出力制御
回路123aに供給されると共に、そのうちのサブコー
ドであるコントロール信号および表示信号成分がコント
ロール表示処理回路122hおよびサブコード処理回路
1221に導かれる。
そして、サブコード処理回路1221で必要なエラー検
出および訂正が施されたサブコードデータはシステムコ
ントローラ用インターフェイス回路122qを介してシ
ステムコントローラ117に供給される。
出および訂正が施されたサブコードデータはシステムコ
ントローラ用インターフェイス回路122qを介してシ
ステムコントローラ117に供給される。
ここで、システムコントローラ11 Fハマイクロコン
ピュータ、インタフェイス回路およびドライバ用集積回
路等を有してなり、コントロールスイッチ124からの
指令信号によりDAD再生装置を所望の状態に制御する
と共に、上述のサブコード(例えば再生曲のインデック
ス情報)を表示器125に表示せしめるのに供せられて
いる。
ピュータ、インタフェイス回路およびドライバ用集積回
路等を有してなり、コントロールスイッチ124からの
指令信号によりDAD再生装置を所望の状態に制御する
と共に、上述のサブコード(例えば再生曲のインデック
ス情報)を表示器125に表示せしめるのに供せられて
いる。
なお、上記入力データ処理用タイミング信号生成回路1
22fからのタイきング信号はデータセレクト回路12
2jを介して上記データノ々ス入出力制御回路122g
を制御するのに供せられると共に、周波数検出器122
におよび位相検出器122tならびKPWM変調器12
2mを介して上記ディスクモータ111を線速度一定(
CLV )方式で駆動するための自動周波数制御(AF
C)および自動位相制御(APC)に供せられている。
22fからのタイきング信号はデータセレクト回路12
2jを介して上記データノ々ス入出力制御回路122g
を制御するのに供せられると共に、周波数検出器122
におよび位相検出器122tならびKPWM変調器12
2mを介して上記ディスクモータ111を線速度一定(
CLV )方式で駆動するための自動周波数制御(AF
C)および自動位相制御(APC)に供せられている。
この場合、位相検出器122tllCはクリスタル発振
器122nからの発振信号に基いて動作するシステムク
ロック生成回路122pからのシステムクロックが供給
されている。
器122nからの発振信号に基いて動作するシステムク
ロック生成回路122pからのシステムクロックが供給
されている。
そして、第2の信号処理回路123の入出力制御回路1
2S&f通った復調データはエラー検出および訂正また
は補正用のシンドリーム検出器123b、エラー4イン
タ制御回路123e、訂正回路123dおよびデータ出
力回路123eを介して必要な工2−訂正、デインタリ
ープ、エラー補正等の処理を受けてデジタル−アナログ
(D/A )変換器126に導出される。
2S&f通った復調データはエラー検出および訂正また
は補正用のシンドリーム検出器123b、エラー4イン
タ制御回路123e、訂正回路123dおよびデータ出
力回路123eを介して必要な工2−訂正、デインタリ
ープ、エラー補正等の処理を受けてデジタル−アナログ
(D/A )変換器126に導出される。
この場合、外部メモリ制御回路123fは上記データセ
レクト回路122jと共働して訂正に必要なデータが書
き込まれている外部メモリ127を制御することにより
、上−己入出力制御回路123aを介して訂正に必要表
データを取り込む如くなされている。
レクト回路122jと共働して訂正に必要なデータが書
き込まれている外部メモリ127を制御することにより
、上−己入出力制御回路123aを介して訂正に必要表
データを取り込む如くなされている。
また、タイミングコントロール回路123gは前記シス
テムクロック生成回路122pからのシステムクロ、り
に基いてエラー訂正および補正ならびにD/A変換に必
要なタイミングコントロール信号を供給する如くなされ
ている。
テムクロック生成回路122pからのシステムクロ、り
に基いてエラー訂正および補正ならびにD/A変換に必
要なタイミングコントロール信号を供給する如くなされ
ている。
また、ミューティング(検出)制御回路123hは上記
エラーポインタ制御回路123Cからの出力またはシス
テムコントローラ117を介して与えられるコントルー
ル信号に基いてエラー補正時およびDAD再生装置の動
作開始、終了時等に必要となる所定のミューティング制
御をなすのに供せられている。
エラーポインタ制御回路123Cからの出力またはシス
テムコントローラ117を介して与えられるコントルー
ル信号に基いてエラー補正時およびDAD再生装置の動
作開始、終了時等に必要となる所定のミューティング制
御をなすのに供せられている。
そして、上記D/A変換器126でアナログ信号に戻さ
れたオーディオ信号はローパスフィルタ128、増幅器
129を介してスピーカ130を奏鳴するのに供せられ
る。
れたオーディオ信号はローパスフィルタ128、増幅器
129を介してスピーカ130を奏鳴するのに供せられ
る。
次に、以上のよりなりAD再生装置に適用されたエラー
訂正回路について説明する。
訂正回路について説明する。
先ず、原理について述べると、ガロア体GF(28)に
おける2重訂正BCH符号は多項式表現した場合 Ul) tUl *U2−−− Um−1t P (1
*P 1 e P2 tP 3 =曲(21)の如く表
わされる。但し、Uo−’−Um、は情報シンゲルで、
1シンがルが8ビツトのものがm個まとめられているも
のとする。また、Po−Psはパリティシンプルで、上
記m個の情報シンがルに4個分のノタリティシン?ルが
付加されているものとする。
おける2重訂正BCH符号は多項式表現した場合 Ul) tUl *U2−−− Um−1t P (1
*P 1 e P2 tP 3 =曲(21)の如く表
わされる。但し、Uo−’−Um、は情報シンゲルで、
1シンがルが8ビツトのものがm個まとめられているも
のとする。また、Po−Psはパリティシンプルで、上
記m個の情報シンがルに4個分のノタリティシン?ルが
付加されているものとする。
つ−1、(21)式の表現はパリティシンプルを情報シ
ンゲルと訂正上同一視し得ることによるもので、これは wn+39w1+2.Wrn+、・・・・・・W、eW
2mW、eWo・・・・・・ (22)の如く書き換え
られる。
ンゲルと訂正上同一視し得ることによるもので、これは wn+39w1+2.Wrn+、・・・・・・W、eW
2mW、eWo・・・・・・ (22)の如く書き換え
られる。
これによって、送信多項式F←)は
F(”)= w?)、S ” ′””m−1−2重m+
2H,・・、 + W、x+W、 ・・、 (23)の
如く表わすことができ、且つ受信多項式F←YF(x″
f=W−、’X””+W−、、’x”!”+・・−・・
・+W、’X+W。・(24)の如く表わすことができ
る。
2H,・・、 + W、x+W、 ・・、 (23)の
如く表わすことができ、且つ受信多項式F←YF(x″
f=W−、’X””+W−、、’x”!”+・・−・・
・+W、’X+W。・(24)の如く表わすことができ
る。
ここで、ガロア体G F (2’)の生成多項式G←)
の1根をαとすると、上記F←)は2訂正上同一視号に
おいて、1.α、α2.αS、の4根を有することにな
るから の如くなる。
の1根をαとすると、上記F←)は2訂正上同一視号に
おいて、1.α、α2.αS、の4根を有することにな
るから の如くなる。
つまシ、送信側では上記(25)式を満足し得るように
ノ母すティシンゲルを決定して伝送するものであるが、
受信側では伝送系の介在によって必ずしもそのままの形
で受信し得ないのをエラーとして訂正するものである。
ノ母すティシンゲルを決定して伝送するものであるが、
受信側では伝送系の介在によって必ずしもそのままの形
で受信し得ないのをエラーとして訂正するものである。
この場合、上述した2重訂正BCH符号によれば、合計
量 + 4個のシンゲル中、2個までのシンゲルエラー
を訂正することが可能となる。
量 + 4個のシンゲル中、2個までのシンゲルエラー
を訂正することが可能となる。
今、上記受信多項式中W1とWjとの2個のシンプルに
工2−を起こして w’、=w、+・1 7′」=町+@j になりたとする。この場合、鮨とw′j以外のシンゲル
には工2−がなく で表わされるものとする。
工2−を起こして w’、=w、+・1 7′」=町+@j になりたとする。この場合、鮨とw′j以外のシンゲル
には工2−がなく で表わされるものとする。
ここで、受信多項式F’(x) 4Cついて送信時と同
様に1.α、α2.αSを代入してみるとのようになる
。
様に1.α、α2.αSを代入してみるとのようになる
。
ここで、S−S はシンドロームと称されるも3
ので、2個のシンゲルエラーの場合には(26)式の情
報内容を有していることKなる。
報内容を有していることKなる。
ところで、BCH符号理論において2重訂正の場合は前
述したような工2−ロケーシ、ン多項式を用いる方法が
あシ、これは f(→−x +g、x+σ、 ・・・・・−・
・(29)の如くである。
述したような工2−ロケーシ、ン多項式を用いる方法が
あシ、これは f(→−x +g、x+σ、 ・・・・・−・
・(29)の如くである。
つまシ、(27) 、 (28)式でシンドロームS。
−61,によりてC1とσ、とを求めて(29)弐に代
入するものであるが、この場合(29)式のXについて
はα0〜αm+81で順に代入するものとする。
入するものであるが、この場合(29)式のXについて
はα0〜αm+81で順に代入するものとする。
ここで、(29)式祉α1とαjで1←)■0となる筈
であるから、f←)禦0となる点を求めれば12個のエ
ラーロケーションを求める仁とができるようになる。
であるから、f←)禦0となる点を求めれば12個のエ
ラーロケーションを求める仁とができるようになる。
次に、エラーノ9ターンを求める方法は判明しているα
1とαjよシ、上記(26)式を用いて・J =”0
+ ”i ”’・・−・・−(30B)の如く
遂行することができる。
1とαjよシ、上記(26)式を用いて・J =”0
+ ”i ”’・・−・・−(30B)の如く
遂行することができる。
ところで、このような工2−゛ロケーション(多項式)
ならびに工2−ノ々ターンを求める際に必要となるがロ
ア体における乗算や除算を前述したような大容量メモリ
を用いることなくノーード的な構成でなし得るようにす
ることにこの発明の狙いがある。
ならびに工2−ノ々ターンを求める際に必要となるがロ
ア体における乗算や除算を前述したような大容量メモリ
を用いることなくノーード的な構成でなし得るようにす
ることにこの発明の狙いがある。
しかるに、この場合大容量のメモリを用いないで、g←
)を生成多項式とするガロア体における乗算および除算
をなすにしても、乗算が例えば後述するようにして比較
的簡単になし得るものの、除算はやはり困難であるので
、でき得る限り除算を減少した方が望ましい。
)を生成多項式とするガロア体における乗算および除算
をなすにしても、乗算が例えば後述するようにして比較
的簡単になし得るものの、除算はやはり困難であるので
、でき得る限り除算を減少した方が望ましい。
そこで、次に上述した工2−ロケーシ、ンおよびエラー
ツタターンを求める方法について除算を減少する方向で
展開してみる。
ツタターンを求める方法について除算を減少する方向で
展開してみる。
先ず、エラーロケーション(多項式)の生成についてで
あるが、上記(27) 、 (28)式についてそれぞ
れの右辺の分母が等しいから のようKおくと、(27L(28)式はの如くなる。こ
の(32) 、 (33)式を(29)式に代入すると となる。
あるが、上記(27) 、 (28)式についてそれぞ
れの右辺の分母が等しいから のようKおくと、(27L(28)式はの如くなる。こ
の(32) 、 (33)式を(29)式に代入すると となる。
そして、この(34)式はXにα0〜α1+31で代入
してf (x) −0となることをチェックすればエラ
ーロケーションが求まるのであるから、これを次のよう
に変形して f’k) =8 fk) =8 x2+8bx + 8
. ・・=” (35)a a としても、at’←)にα0〜αm+3を代入してやる
ことによ’f) f’(x)= Oとなる点でα1とα
jとが求まることになる筈である。
してf (x) −0となることをチェックすればエラ
ーロケーションが求まるのであるから、これを次のよう
に変形して f’k) =8 fk) =8 x2+8bx + 8
. ・・=” (35)a a としても、at’←)にα0〜αm+3を代入してやる
ことによ’f) f’(x)= Oとなる点でα1とα
jとが求まることになる筈である。
つまり、このようKしてエラーロケーション多項式を求
める際には除算をなくすことが可能となる。
める際には除算をなくすことが可能となる。
次に、エラーパターンの生成についてであるJ =:
(Sgaj十 8.)(α1+ α’)−’
−・・−・−(30Aりなる乗算に帰着せしめること
が可能となる。
(Sgaj十 8.)(α1+ α’)−’
−・・−・−(30Aりなる乗算に帰着せしめること
が可能となる。
そこで、次に上記逆数(α1+αj)−1を求める方法
についてみてみるに、上記(35)式に(32)式を入
れると f’k)=%”+8m(α1+αj ) x+8t1−
=・(36)となる。そして、かかる(36)式のXに
α0〜−+3まで代入する操作が上記エラーロケーショ
ンを求めるのに必要であることに表るが、このα0〜d
m+5までを代入する間に該(36)式のs、(α’−
4−dj)xなる項に着眼して S(α1+αj)x−α1・・・・・・・・・(37)
と表るXを求める操作をしてやる。
についてみてみるに、上記(35)式に(32)式を入
れると f’k)=%”+8m(α1+αj ) x+8t1−
=・(36)となる。そして、かかる(36)式のXに
α0〜−+3まで代入する操作が上記エラーロケーショ
ンを求めるのに必要であることに表るが、このα0〜d
m+5までを代入する間に該(36)式のs、(α’−
4−dj)xなる項に着眼して S(α1+αj)x−α1・・・・・・・・・(37)
と表るXを求める操作をしてやる。
具体的には、今、m=28とすると、(37)式のXに
はα0〜α511で代入されることになるが、ガロア体
GF(2)では α28−1ヨα25!lヨ1 が最大で、この場合α0〜α254の巡回符号となるか
らα0〜α254マでしか扱うことはない。
はα0〜α511で代入されることになるが、ガロア体
GF(2)では α28−1ヨα25!lヨ1 が最大で、この場合α0〜α254の巡回符号となるか
らα0〜α254マでしか扱うことはない。
そして、今α0〜α511で代入してみるのであルカラ
、7 (255/32 (8カラ(1s2n14 (1
−32−(但”しm = 0 、1・・・・・・7)ま
での逆数データ8個を下表のようにコード化しておくも
のとする。
、7 (255/32 (8カラ(1s2n14 (1
−32−(但”しm = 0 、1・・・・・・7)ま
での逆数データ8個を下表のようにコード化しておくも
のとする。
つまυ、x=α0〜α311で代入する間に1r ==
32mの1個の点で必ずs、(α叫αj)x−α32
mとなる筈であり、そのときのXがX=α1であるとす
れば、上記(37)式は S(α1+αj)αq= 32m ・=−(38)と
なる。
32mの1個の点で必ずs、(α叫αj)x−α32
mとなる筈であり、そのときのXがX=α1であるとす
れば、上記(37)式は S(α1+αj)αq= 32m ・=−(38)と
なる。
ここで、dqと上表のコード化によシα−32mが判明
するから (αl+ (Wj)−”= B、、 dq−a−52f
n、、・・、・、、・(3g)の如く求める逆数データ
を得ることができるようになる。
するから (αl+ (Wj)−”= B、、 dq−a−52f
n、、・・、・、、・(3g)の如く求める逆数データ
を得ることができるようになる。
つまシ、上述したエラーロケーシロンを求める過程で、
エラーパターンを求めるに必要な逆数データを得るよう
にしてやれば、それだけ全体としての処理時間を短縮す
ることが可能となるものである。
エラーパターンを求めるに必要な逆数データを得るよう
にしてやれば、それだけ全体としての処理時間を短縮す
ることが可能となるものである。
次に、以上のような原理に基くエラー訂正の具体例につ
いて第4図を参照して説明する。
いて第4図を参照して説明する。
すなわち、第4図は第3図における第2の信号処理回路
1230訂正回路123dに主として含まれる前述した
ようなエラーロケーシ璽ン多項式計算器和尚部を示して
いる。つまシ、エラー訂正符号として採用されたBCH
符号の一種でありv−ドソロモン符号の復号(エラー訂
正)のために各種の代数演算をなしてエラーロケ−シロ
ン(多項式)およびエラーパターンヲ生成するのがエラ
ーロケ−シロン多項式計算器に与えられた役目であるが
、この場合は前述したように除算を乗算処理で済ませる
ので必要となる代数演算は加算および乗算だけとなる。
1230訂正回路123dに主として含まれる前述した
ようなエラーロケーシ璽ン多項式計算器和尚部を示して
いる。つまシ、エラー訂正符号として採用されたBCH
符号の一種でありv−ドソロモン符号の復号(エラー訂
正)のために各種の代数演算をなしてエラーロケ−シロ
ン(多項式)およびエラーパターンヲ生成するのがエラ
ーロケ−シロン多項式計算器に与えられた役目であるが
、この場合は前述したように除算を乗算処理で済ませる
ので必要となる代数演算は加算および乗算だけとなる。
具体的には、入力パス(I−BUS)40から供給され
る再生シンプル(wrn+3.Wm+2.Wm+、・・
・Wo)をシンドローム計算器41(第3図のシンドロ
ーム検出部123dに相当)に入れて(5)式のような
シンドロームS。−83を生成する。そして、このシン
ドローム計算器41で生成されたシンドロームs。−s
sを転送パス(A−BUS)4JAを介してメモリ(R
AM ) 43に格納する。
る再生シンプル(wrn+3.Wm+2.Wm+、・・
・Wo)をシンドローム計算器41(第3図のシンドロ
ーム検出部123dに相当)に入れて(5)式のような
シンドロームS。−83を生成する。そして、このシン
ドローム計算器41で生成されたシンドロームs。−s
sを転送パス(A−BUS)4JAを介してメモリ(R
AM ) 43に格納する。
次に、メモリ(RAM ) 4 Jに格納されたシンド
ロームs。−ssを転送パス(B−BUS)42Bを介
して適宜に読み出し、演算ユニッ)(ALU)44およ
びレジスタ(REgl ) 、 (REG2 ) 。
ロームs。−ssを転送パス(B−BUS)42Bを介
して適宜に読み出し、演算ユニッ)(ALU)44およ
びレジスタ(REgl ) 、 (REG2 ) 。
(REG3 )4 jA t 4 BB @ 45Cで
必要な演算をなさしめることによ!D、(31)式のよ
うなSIL。
必要な演算をなさしめることによ!D、(31)式のよ
うなSIL。
86 # 8eを生成する。
ここで、演算ユニット(ALU ) 44はガロア体に
おける加算および乗算をなし得る如くなされているもの
で、このうち乗算装置については後述するものとする。
おける加算および乗算をなし得る如くなされているもの
で、このうち乗算装置については後述するものとする。
そして、上述のようにして演算ユニッ)(ALU)44
およびレジスタ(REGI ) 、 (REG2 )
、 (REG3)45A、45B#4jCで生成され九
S e I 5bH88は転送パス(A−BUR)4J
Aを介してそれぞれラッチ回路(LAT−8) 、 (
LAT−8,) 。
およびレジスタ(REGI ) 、 (REG2 )
、 (REG3)45A、45B#4jCで生成され九
S e I 5bH88は転送パス(A−BUR)4J
Aを介してそれぞれラッチ回路(LAT−8) 、 (
LAT−8,) 。
(LAT−8,)46C#46B、46Aにラッチされ
た後、セラトノやルス(SP)によシそれぞれラッ子回
路(LAT−1) 46 D、α乗算レジスタ(RIm
G Xα)47A、α2乗算レジスタ(REG Xα2
)47Bにセットされる。
た後、セラトノやルス(SP)によシそれぞれラッ子回
路(LAT−1) 46 D、α乗算レジスタ(RIm
G Xα)47A、α2乗算レジスタ(REG Xα2
)47Bにセットされる。
この場合、t4レジスタ(REGt4)47Cに対して
も1″が同時にセットされるものとする。
も1″が同時にセットされるものとする。
ここで、α乗算レジスタ(REG Xα)47Aおよび
α2乗算レジスタ(REG Xα2)47Bはり四ツク
パルス(cp)によって前の値をそれぞれα倍、α2倍
する回路である。また、t レジスタ(REGF4)4
7Cは初期状態で1にセットされた後、クロックパルス
(cp)によって順次α倍する回路であって、この場合
はα0〜α311でを発生する役目を有している。
α2乗算レジスタ(REG Xα2)47Bはり四ツク
パルス(cp)によって前の値をそれぞれα倍、α2倍
する回路である。また、t レジスタ(REGF4)4
7Cは初期状態で1にセットされた後、クロックパルス
(cp)によって順次α倍する回路であって、この場合
はα0〜α311でを発生する役目を有している。
次に、以上のようなラッチ回路(LATI ) 46D
。
。
α乗算レジスタ(RBG Xα)47A、α2乗算レジ
スタ(REG Xα2)47Bおよびr4レジスタ(R
EGr4)47Cに対する5clSb、S、L幹よび″
1”のセットが終了したら、これらに対してそれぞれク
ロックパルス(cp)をこの場合は31個入力せしめる
ことにより、(35)式のような2次式の演算動作をな
さしめる。
スタ(REG Xα2)47Bおよびr4レジスタ(R
EGr4)47Cに対する5clSb、S、L幹よび″
1”のセットが終了したら、これらに対してそれぞれク
ロックパルス(cp)をこの場合は31個入力せしめる
ことにより、(35)式のような2次式の演算動作をな
さしめる。
すなわち、ラッチ回路(LATI)+6DからのSe出
力とα乗算レジスタ(REG Xα)47AからのSα
(=Sb x )出力とを加算回路(ADRI ) 4
8 Aで加算し、α2乗算レジスタ(REG Xα )
47BからのS、α(=S、x )出力も上記加算回路
(ADR1)48にの加算出力S −1−8α(=Se
+5bx)とを加b 算回路(ADR2) 48Bで加算することによシSa
α2+S、α+Sc (=S1x2+S、x+5e=f
どX)なる演算動作をなさしめるものである。
力とα乗算レジスタ(REG Xα)47AからのSα
(=Sb x )出力とを加算回路(ADRI ) 4
8 Aで加算し、α2乗算レジスタ(REG Xα )
47BからのS、α(=S、x )出力も上記加算回路
(ADR1)48にの加算出力S −1−8α(=Se
+5bx)とを加b 算回路(ADR2) 48Bで加算することによシSa
α2+S、α+Sc (=S1x2+S、x+5e=f
どX)なる演算動作をなさしめるものである。
そして、この場合31個のクロックパルス(cp)入力
によってαがα0〜α31に変化する間つま!D (3
5)式の2次式におけるXにα0〜α31が順次に代入
されていている間において尚骸2次式がf(x)=Oと
なるのを加算回路(ADR2)48Bの出力でオール“
0#として零検出器(Q−DET)49が2回検出した
とすれば、それが当該2次式の根を与える点に外ならな
い。
によってαがα0〜α31に変化する間つま!D (3
5)式の2次式におけるXにα0〜α31が順次に代入
されていている間において尚骸2次式がf(x)=Oと
なるのを加算回路(ADR2)48Bの出力でオール“
0#として零検出器(Q−DET)49が2回検出した
とすれば、それが当該2次式の根を与える点に外ならな
い。
そこで、零検出器(0−DET ) 49の検出出力に
よシ、そのときの上記t4レジスタ(REGr′4)4
7Cの内容をラッチ回路(LATa量) 、 (LAT
αJ)46E。
よシ、そのときの上記t4レジスタ(REGr′4)4
7Cの内容をラッチ回路(LATa量) 、 (LAT
αJ)46E。
46Fにセットしてやることにょシ、エラーロケーシロ
ンを与えるα およびαjを得ることができるようにな
る。
ンを与えるα およびαjを得ることができるようにな
る。
そして、このようにして得られたエラーロヶーシロンを
与えるC1およびαjはラッチ回路(LATα’ )
、 (LATαj)4gE、46pから転送パス(B−
BUS)42Bを介して上述した演算ユニッ) (AL
U ) a aに転送されて(27) 、 (28)式
のような加算および乗算がなされることにょシ、エラー
ロケーシロンσ4.σ2が生成される。
与えるC1およびαjはラッチ回路(LATα’ )
、 (LATαj)4gE、46pから転送パス(B−
BUS)42Bを介して上述した演算ユニッ) (AL
U ) a aに転送されて(27) 、 (28)式
のような加算および乗算がなされることにょシ、エラー
ロケーシロンσ4.σ2が生成される。
とζろで、上述したようにしてエラーロヶーシロンを生
成して過程において、α乗算レジスタ(REG Xα)
47Aからの出力が前述した表の内容をダート化して構
成されているダート回路(GATE ) i oに対し
てエラーパターンを得るために供給されている。
成して過程において、α乗算レジスタ(REG Xα)
47Aからの出力が前述した表の内容をダート化して構
成されているダート回路(GATE ) i oに対し
てエラーパターンを得るために供給されている。
これによって、α乗算レジスタ(REG Xα)47k
からの出力が前述した表のα32′″のいずれかに一致
したとすると、f−)回路(GATE ) s 。
からの出力が前述した表のα32′″のいずれかに一致
したとすると、f−)回路(GATE ) s 。
からのロートノやルスによシ、ラッチ回路(LATα−
”m) 4 eGK対し、C5’ −) 回路(GAT
EC。
”m) 4 eGK対し、C5’ −) 回路(GAT
EC。
にコード化されているα−のうちの対応する逆数データ
がセットされると共に、ラッチ回路(LATαQ)46
Hに対して上記r4レジスタ(REGf4) 47 C
のそのときの内容であるαqデータがセットされること
によシ、エラーパターンを与えるαqおよびα−szm
が得られることになる。
がセットされると共に、ラッチ回路(LATαQ)46
Hに対して上記r4レジスタ(REGf4) 47 C
のそのときの内容であるαqデータがセットされること
によシ、エラーパターンを与えるαqおよびα−szm
が得られることになる。
そして、このようにして得られたエラーパターンを与え
るαqおよびα−52mはそれぞれラッチ回路(LAT
(!−”m) 4 ea ? (LAT(Eq)46H
カラ転送パス(B−BUS)4JBを介して上述の81
と共に、前述した演算ユニツ)(ALU)44に転送さ
れて(39)式のよりなS、・αq・α−32mなる乗
算処理が施こされて(α1+αj)−1なる逆数とされ
た後、(30′A)式のような乗算ならびに(30B)
のような加算がなされることによシ、エラーパターンe
1+82が生成される。
るαqおよびα−52mはそれぞれラッチ回路(LAT
(!−”m) 4 ea ? (LAT(Eq)46H
カラ転送パス(B−BUS)4JBを介して上述の81
と共に、前述した演算ユニツ)(ALU)44に転送さ
れて(39)式のよりなS、・αq・α−32mなる乗
算処理が施こされて(α1+αj)−1なる逆数とされ
た後、(30′A)式のような乗算ならびに(30B)
のような加算がなされることによシ、エラーパターンe
1+82が生成される。
また、以上のようセして得られるエラーロケ一シ曹ンσ
4.σ2およびエラーノダターンe、e、KMいてエラ
ー訂正をなし得ることは前述した通シである(第1図参
照)。
4.σ2およびエラーノダターンe、e、KMいてエラ
ー訂正をなし得ることは前述した通シである(第1図参
照)。
第5図は第4図による場合の具体例として、5b=s、
(α1+αj戸α60.αl=α91αj=α15のと
きの各部のタイミングチャートを示している。
(α1+αj戸α60.αl=α91αj=α15のと
きの各部のタイミングチャートを示している。
すなわち、(&)はセットパルス(SP)、(b)はク
ロック2母ルス(cp)、(、)はラッチ回路(LAT
I ) 46 Dの内容、(d)はα乗算レジスタ(R
EG Xα)47Aの゛内容、(e)はC2乗算レジス
タ(REG Xα”)4yBの内容、(f)は加算回路
(ADR2)48Bの出力、伝)は零検出器(0−DE
T ) 49の出力、(h)はt4レジスタ(REGr
4) 47 Cの内容、0)はラッチ回路(LATα′
)46Eの内容、(k)は?−)回路(GATE)JF
(7のロード/4’ k ス、(4は5 y 4− 回
路(LATα−”’m ) 46Gの内容、(へ)はラ
ッチ回路(LATαQ )46Hの内容である。
ロック2母ルス(cp)、(、)はラッチ回路(LAT
I ) 46 Dの内容、(d)はα乗算レジスタ(R
EG Xα)47Aの゛内容、(e)はC2乗算レジス
タ(REG Xα”)4yBの内容、(f)は加算回路
(ADR2)48Bの出力、伝)は零検出器(0−DE
T ) 49の出力、(h)はt4レジスタ(REGr
4) 47 Cの内容、0)はラッチ回路(LATα′
)46Eの内容、(k)は?−)回路(GATE)JF
(7のロード/4’ k ス、(4は5 y 4− 回
路(LATα−”’m ) 46Gの内容、(へ)はラ
ッチ回路(LATαQ )46Hの内容である。
次に、ガロア体における乗算についてみてみるに、例え
ば A@=B(ロ)・ C(ロ) はB@、C(ロ)がそれぞれ B(CQ=b、α7+b6α6+・・・・−+b。
ば A@=B(ロ)・ C(ロ) はB@、C(ロ)がそれぞれ B(CQ=b、α7+b6α6+・・・・−+b。
C(<=e、α7+C7α6+−・・―+c。
で表わされるものとすれば、次のように変換することが
できる。但し、αはガロア体GF (28)の生成多項
式 の根とする。
できる。但し、αはガロア体GF (28)の生成多項
式 の根とする。
f(、)
B@・C@
−B (Q’l (α゛(C7α6+C5α5+ a
sα2+ct)+(c6α6+c4α4+c2α2+(
10))=(αB(ロ))(C2α6+C5α4+C3
α2+C4)+ B (CL) (c bα6+c4α
4+C2α2+ eo ) ”・(41)つまり、こ
れは右辺第1項である (αB@)(e、α6+c5α4+c、α2+c1)・
・・(42)と右辺第2項である B(m(e6α6+c6α4+c2α2+co)・・・
(43)とに分けて2ステツプで処理することが可能で
あることを示している。
sα2+ct)+(c6α6+c4α4+c2α2+(
10))=(αB(ロ))(C2α6+C5α4+C3
α2+C4)+ B (CL) (c bα6+c4α
4+C2α2+ eo ) ”・(41)つまり、こ
れは右辺第1項である (αB@)(e、α6+c5α4+c、α2+c1)・
・・(42)と右辺第2項である B(m(e6α6+c6α4+c2α2+co)・・・
(43)とに分けて2ステツプで処理することが可能で
あることを示している。
第6図は以上のような原理に基〈この発明の一実施例と
してのガロア体における乗算装置を示すもので、被乗数
B(ロ)データおよび乗数C(ロ)データはそれぞれラ
ッチ回路51.52にラッチされる。
してのガロア体における乗算装置を示すもので、被乗数
B(ロ)データおよび乗数C(ロ)データはそれぞれラ
ッチ回路51.52にラッチされる。
そして、ラッチ回路5ノの出力は直接あるいはα乗算回
路6Sを介してセレクト回路 。
路6Sを介してセレクト回路 。
64の第1および第2入力端(IN、1 ) + (l
N12)に供給される如くなされている。
N12)に供給される如くなされている。
また、ラッチ回路62の出力はラッチされたC(ロ)デ
ータの各係数C6−c7をパラレルにしてセレクト回路
66の入力端に供給される如くなされている。
ータの各係数C6−c7をパラレルにしてセレクト回路
66の入力端に供給される如くなされている。
ここで、セレクト回路54.66はセレクタ信号(H/
L ’)によりてr−)制御されることにより、”H#
のとき上記(42)式側の乗算を且つ@L”のとき上記
(43)式側の乗算をなし得るような選択動作を行なう
ものである。
L ’)によりてr−)制御されることにより、”H#
のとき上記(42)式側の乗算を且つ@L”のとき上記
(43)式側の乗算をなし得るような選択動作を行なう
ものである。
つtシ、セレクト信号(H/L )が”H″のときセレ
クト回路54をして第2の入力端(lN12)側の入力
データ(αB@)を選択的に導その第1出力端からC1
出力を、第2出力端から03出力を、第3出力端からC
5出力を、第4出力端からC5出力を選択的に導出せし
めるものである。
クト回路54をして第2の入力端(lN12)側の入力
データ(αB@)を選択的に導その第1出力端からC1
出力を、第2出力端から03出力を、第3出力端からC
5出力を、第4出力端からC5出力を選択的に導出せし
めるものである。
今、セレクト信号(H/L )が”H″であるとすると
、セレクト回路ル4からの(αB(ロ))なる出力はセ
レクト回路56に供給されると共にC2乗算回路57に
供給される。
、セレクト回路ル4からの(αB(ロ))なる出力はセ
レクト回路56に供給されると共にC2乗算回路57に
供給される。
ここで、セレクト回路56は上記セレクト回路55から
のC4出力によシグート制御されるもので、上記(αB
(ロ))なる出力をエクスクルシブオア回路68の入力
一端に供給する如。
のC4出力によシグート制御されるもので、上記(αB
(ロ))なる出力をエクスクルシブオア回路68の入力
一端に供給する如。
くなされている。
また、C2乗算回路57でC2が乗算されることによシ
(α3B(ロ))となされた出力はセレクト回路59に
供給されると共に、C2乗算回路60に供給される。
(α3B(ロ))となされた出力はセレクト回路59に
供給されると共に、C2乗算回路60に供給される。
ここで、セレクト回路59社上記セレクト回路55から
のC6出力によF)l’−)制御されスクルシブオア回
路58の入力他端に供給している。このエクスクルシブ
オア回路58からの(αB@+α3B(ロ))なる出力
はエクスクルシブオフ回路6Iの入力一端に供給されて
いる。
のC6出力によF)l’−)制御されスクルシブオア回
路58の入力他端に供給している。このエクスクルシブ
オア回路58からの(αB@+α3B(ロ))なる出力
はエクスクルシブオフ回路6Iの入力一端に供給されて
いる。
また、C2乗算回路60でC2が乗算されることにより
(α5B(ロ))となされた出力はセレクト回路62に
供給されると共に、α乗算回路63に供給される。
(α5B(ロ))となされた出力はセレクト回路62に
供給されると共に、α乗算回路63に供給される。
ここで、セレクト回路62は上記セレクト回路56から
の05出力によりl’−)制御されるもので、上記(α
5B(ロ))なる出力を上記エクスクルシブオア回路6
1の人力他端に供給する如くなされている。
の05出力によりl’−)制御されるもので、上記(α
5B(ロ))なる出力を上記エクスクルシブオア回路6
1の人力他端に供給する如くなされている。
このエクスクルシブオア回路61からの(αB(ロ)+
α3B(ロ)+α5B(ロ))なる出力はエクスクルシ
ブオア回路63の入力一端に供給されている。
α3B(ロ)+α5B(ロ))なる出力はエクスクルシ
ブオア回路63の入力一端に供給されている。
また、C2乗算回路64でC2が乗算されることにより
(α7B@)となされた出力はセレクト回路66に供給
されている。
(α7B@)となされた出力はセレクト回路66に供給
されている。
ここで、セレクト回路65は上記セレクト回路55から
のC2出力によシグート制御されるもので、上記(α7
B(ロ))なる出力を上記エクスクルシブオフ回路63
の入力他端に供給する如くなされている。
のC2出力によシグート制御されるもので、上記(α7
B(ロ))なる出力を上記エクスクルシブオフ回路63
の入力他端に供給する如くなされている。
このエクスクルシブオア回路63からの(αB(ロ)+
α5B(ロ)+α5B(ロ)+α7B(ロ))はラッチ
回路66に供給されると共に、エクスクルシブオア回路
67の入力一端に供給されている。
α5B(ロ)+α5B(ロ)+α7B(ロ))はラッチ
回路66に供給されると共に、エクスクルシブオア回路
67の入力一端に供給されている。
このエクスクルシブオア回路67はその人力他端に上記
ラッチ回路66の出力が供給されると共に、その出力が
ラッチ回路68に供給される如くなされている。
ラッチ回路66の出力が供給されると共に、その出力が
ラッチ回路68に供給される如くなされている。
つまシ、この状態ではラッチ回路66に対して実際上(
αB(ロ))(C7α6+C5α4+C3α2+ c
s )なる(42)式に相当する唇、算出力がラッチさ
れているものである。
αB(ロ))(C7α6+C5α4+C3α2+ c
s )なる(42)式に相当する唇、算出力がラッチさ
れているものである。
次に1セレクト信号(/L)が′L#になったとすれば
、上述と略同様にして最終的にエクスクルシブオア回路
67の入力一端にB((1(e、α6++l14α4+
c、α2+co)なる(架試に相当する乗算出力が供給
されるもので、ここで上記ラッチ回路66のラッチ出力
が加えられることにより、上記(41)式に相当するB
(ロ)・Cに)の乗算出力がラッチ回路68を介して導
出することが可能となるものである。
、上述と略同様にして最終的にエクスクルシブオア回路
67の入力一端にB((1(e、α6++l14α4+
c、α2+co)なる(架試に相当する乗算出力が供給
されるもので、ここで上記ラッチ回路66のラッチ出力
が加えられることにより、上記(41)式に相当するB
(ロ)・Cに)の乗算出力がラッチ回路68を介して導
出することが可能となるものである。
なお、以上において各ラッチ回路5ノ。
B2.66.61Jは2相の基本クロック(cp、)(
cp、 )が加えられるr−)回路69で生成されるラ
ッチ信号(LP、 ) + (LP2 ) * (LP
3)によりラッチ状態が制御されるものである。
cp、 )が加えられるr−)回路69で生成されるラ
ッチ信号(LP、 ) + (LP2 ) * (LP
3)によりラッチ状態が制御されるものである。
第7図は以上のような乗算動作のタイミングチャートを
示すもので、(a) 、 (b)が基本クロック(CP
、 ) + (CP2 )、(e) I (d)が被乗
数データB(ロ)および乗数データC@の入力タイミン
グ、(−)がラッチ信号(LP、)、(船がセレクト信
号(H/L)、0)がラッチ信号(LP2)、((へ)
がラッチ回路65のラッチタイミングとその内容、(恥
がラッチ信号(LP、 ) 、(J)がラッチ回路67
のラッチタイミングとその内容である。
示すもので、(a) 、 (b)が基本クロック(CP
、 ) + (CP2 )、(e) I (d)が被乗
数データB(ロ)および乗数データC@の入力タイミン
グ、(−)がラッチ信号(LP、)、(船がセレクト信
号(H/L)、0)がラッチ信号(LP2)、((へ)
がラッチ回路65のラッチタイミングとその内容、(恥
がラッチ信号(LP、 ) 、(J)がラッチ回路67
のラッチタイミングとその内容である。
次に、以上におけるα乗算回路63およびC2乗算回路
57960164について説明する。
57960164について説明する。
すなわち、αはガロア体GF(2)における生成多項式
g(、) g(x)−x +x +x +x +1の根であるから g(ロ)=α8+α4+α3+α2+1=0よシ α8=α4+α3+α2+1 曲・(44)の関係にあ
る。
g(、) g(x)−x +x +x +x +1の根であるから g(ロ)=α8+α4+α3+α2+1=0よシ α8=α4+α3+α2+1 曲・(44)の関係にあ
る。
ここで、ある被乗数データE(c4
11i:(0’l=E、α7+E6α6 + 、、−・
・+E。
・+E。
にαを乗算するものとすれば、(44)式を用いて
E(ロ)・α=E、α8+E6α7+・・・・・ +E
oα=E6α2+E5α6+E4α5+(E、+g、)
α’ +(E2+Eア)α5+Fα+Fo
・・・・・(45)と表わすことができ
る。
oα=E6α2+E5α6+E4α5+(E、+g、)
α’ +(E2+Eア)α5+Fα+Fo
・・・・・(45)と表わすことができ
る。
つまり、かかる(45)式の如きα乗算回路53は第8
図に示すようにエクスクルシブオア回路(EX−OR4
,)〜(EX−OR43)を用いて容易に実現すること
ができる。
図に示すようにエクスクルシブオア回路(EX−OR4
,)〜(EX−OR43)を用いて容易に実現すること
ができる。
また、E@・α2については
E(ロ)・α2=E6α8+E5α7+E4α’+(E
2+E、)α4十(g、+g、)α’+Eoα2+E、
α=E、α′+E4α’+(E、+E、)α5+(E2
+E6+E、)α4+ (E、+E6+E、)α’+(
Eo十E6)α2+E7α+F、。
2+E、)α4十(g、+g、)α’+Eoα2+E、
α=E、α′+E4α’+(E、+E、)α5+(E2
+E6+E、)α4+ (E、+E6+E、)α’+(
Eo十E6)α2+E7α+F、。
=H7α7+H6α’+Hα5+Hα4+H3α3+H
2α24 +H,α+HO・・−・・(46) と表わすことができる。
2α24 +H,α+HO・・−・・(46) と表わすことができる。
つまシ、かかる(46)式の如きα2乗算回路67゜6
0*63は第9図に示すようにエクスクルシブオア回路
(EX−OR5,)〜(EX−OR55’)を用いて容
易に実現することができる。
0*63は第9図に示すようにエクスクルシブオア回路
(EX−OR5,)〜(EX−OR55’)を用いて容
易に実現することができる。
なお、この発明は上記し且つ図示した実施例のみに限定
されることなく、この発明の要旨全逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
されることなく、この発明の要旨全逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
例えば、テープPCM等のデジタル化された情報の伝送
や記録再生システム、計算機システム等でガロア体によ
る代数演算を必要とする機器に好適するものである。
や記録再生システム、計算機システム等でガロア体によ
る代数演算を必要とする機器に好適するものである。
従って、以上詳述したようにこの発明によれば、大容量
のメモリを必要とする対数バッファや真数バッファを用
いることなくガロア体における乗算をなし得るようにし
、以って構成の簡易化ならびに低価格化に寄与し得るよ
うにした極めて良好なるガロア体における乗算装置を提
供することが可能となる。
のメモリを必要とする対数バッファや真数バッファを用
いることなくガロア体における乗算をなし得るようにし
、以って構成の簡易化ならびに低価格化に寄与し得るよ
うにした極めて良好なるガロア体における乗算装置を提
供することが可能となる。
第1図はリードンロモン符号の復号システムでなるエラ
ー訂正回路を示す概略構成図、第2図は従来のエラー、
Pケニシ璽ン多項式計算器を示す構成図、第3図はこの
発明が適用されるDAD再生装置の概要を示す構成図、
第4図は第3図のエラー訂正回路部の具体例を示す構成
図、第5図は第4図の動作の具体例を説明するためのタ
イミングチャート、第6図はこの発明の一実施例として
第4図の演算ユニット部に備えられた乗算装置を示す構
成図、第7図は第6図の動作の具体例を説明するための
タイミングチャート、第8図、第9図は第6図のα乗算
回路、α乗算回路の具体例を示す構成図である。 61.62,66.68・・・ラッチ回路、53・・・
α乗算回路、B4*68*66a59t62+66・・
・セレクト回路、137 + 60 + 64・・・α
2乗算回路、5B、、61.6396’l・・・エクス
クルシブオア回路。 出願人代理人 弁理士 鈴 江 武 彦第1図 1
ー訂正回路を示す概略構成図、第2図は従来のエラー、
Pケニシ璽ン多項式計算器を示す構成図、第3図はこの
発明が適用されるDAD再生装置の概要を示す構成図、
第4図は第3図のエラー訂正回路部の具体例を示す構成
図、第5図は第4図の動作の具体例を説明するためのタ
イミングチャート、第6図はこの発明の一実施例として
第4図の演算ユニット部に備えられた乗算装置を示す構
成図、第7図は第6図の動作の具体例を説明するための
タイミングチャート、第8図、第9図は第6図のα乗算
回路、α乗算回路の具体例を示す構成図である。 61.62,66.68・・・ラッチ回路、53・・・
α乗算回路、B4*68*66a59t62+66・・
・セレクト回路、137 + 60 + 64・・・α
2乗算回路、5B、、61.6396’l・・・エクス
クルシブオア回路。 出願人代理人 弁理士 鈴 江 武 彦第1図 1
Claims (1)
- 【特許請求の範囲】 ガロア体GF(2”)の生成多項式G←)の1根をαと
する被乗数データB■(但し、B■== b、−1(E
TTI−1十−−tcl”−2+ ”・=” + b。 )および乗数データC−(但し、CIX)= em−l
C1m−’ + em−2ccm−2+−・−+e 。 ) f)乗算をB■・C■=αB(ロ)I+B(ロ)■
(但し、t = am−1drrl−2千ern−、a
rn−’+ err、−3cc”−’−1−・・・・・
・+ el tII =crn−%”−2+ern−3
(Xm−’+ Cm−5α1−5¥・・・・・・+co
)なる第1の部分乗算〔αBに)l〕および第2の部分
乗算〔B■■〕の和の形に変換して処理するもので、前
記第1の部分乗算を第1のステップで処理する第1の手
段と、前記第2の部分乗算を第2のステップで処理する
第2の手段と、前記第1および第2の手段の各部分乗算
出力を加算する第3の手段とを具備してなることを特徴
とするガロア体における乗算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57102802A JPS58219848A (ja) | 1982-06-15 | 1982-06-15 | ガロア体における乗算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57102802A JPS58219848A (ja) | 1982-06-15 | 1982-06-15 | ガロア体における乗算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58219848A true JPS58219848A (ja) | 1983-12-21 |
JPS638648B2 JPS638648B2 (ja) | 1988-02-24 |
Family
ID=14337196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57102802A Granted JPS58219848A (ja) | 1982-06-15 | 1982-06-15 | ガロア体における乗算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58219848A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6130819A (ja) * | 1984-07-24 | 1986-02-13 | Nippon Columbia Co Ltd | 誤り訂正装置 |
JPS6269728A (ja) * | 1985-09-20 | 1987-03-31 | Matsushita Graphic Commun Syst Inc | 誤り訂正回路 |
JPS6386925A (ja) * | 1986-09-30 | 1988-04-18 | Canon Inc | ガロア体乗算回路 |
JPH01157129A (ja) * | 1988-11-18 | 1989-06-20 | Matsushita Graphic Commun Syst Inc | 演算装置 |
JP2001056640A (ja) * | 1999-08-19 | 2001-02-27 | Toyo Commun Equip Co Ltd | 積和演算装置及びこれを用いた暗号・復号装置 |
JP2001109376A (ja) * | 1999-10-04 | 2001-04-20 | Toyo Commun Equip Co Ltd | 演算回路および演算プロセッサ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5432240A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Error correcting unit |
JPS5778608A (en) * | 1980-10-31 | 1982-05-17 | Matsushita Electric Ind Co Ltd | Decoding method of reed-solomon code |
-
1982
- 1982-06-15 JP JP57102802A patent/JPS58219848A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5432240A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Error correcting unit |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS6130819A (ja) * | 1984-07-24 | 1986-02-13 | Nippon Columbia Co Ltd | 誤り訂正装置 |
JPH0151097B2 (ja) * | 1984-07-24 | 1989-11-01 | Nippon Columbia | |
JPS6269728A (ja) * | 1985-09-20 | 1987-03-31 | Matsushita Graphic Commun Syst Inc | 誤り訂正回路 |
JPH0214818B2 (ja) * | 1985-09-20 | 1990-04-10 | Matsushita Graphic Communic | |
JPS6386925A (ja) * | 1986-09-30 | 1988-04-18 | Canon Inc | ガロア体乗算回路 |
JPH01157129A (ja) * | 1988-11-18 | 1989-06-20 | Matsushita Graphic Commun Syst Inc | 演算装置 |
JP2001056640A (ja) * | 1999-08-19 | 2001-02-27 | Toyo Commun Equip Co Ltd | 積和演算装置及びこれを用いた暗号・復号装置 |
JP2001109376A (ja) * | 1999-10-04 | 2001-04-20 | Toyo Commun Equip Co Ltd | 演算回路および演算プロセッサ |
Also Published As
Publication number | Publication date |
---|---|
JPS638648B2 (ja) | 1988-02-24 |
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