JPS638649B2

JPS638649B2 -

Info

Publication number: JPS638649B2
Application number: JP57102806A
Authority: JP
Inventors: Jun Inagawa; Masahide Nanun; Tadashi Kojima
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-15
Filing date: 1982-06-15
Publication date: 1988-02-24
Also published as: JPS58219849A

Description

【発明の詳細な説明】

〔発明の技術分野〕この発明は例えば光学式デジタルオーデイオデ
イスク（DAD）再生装置等に好適するエラー訂
正回路の改良に関する。〔発明の技術的背景〕周知のように、近時開発されている光学式
DAD再生装置（特にはCD：コンパクトデイスク
形）においては、そのエラー訂正符号としてクロ
スインターリーブリードソロモン符号（CIRC）
を採用している。すなわち、これは従来より知られている代表的
なランダムエラー訂正符号のうちで最もエラー訂
正能力が高いものとして広範に定義されている
BCH符号の一種であるリードソロモン符号を用
いるものであるが、それにバーストエラーに対し
ても高い訂正能力を持たせるべクロスインタリー
ブなる信号処理を伴わせるようにしたものであ
る。ところで、リードソロモン符号の復号つまりエ
ラー訂正はBCH符号のそれと同様になすことが
できる。今、符号長（ｎ）、情報シンボル（ｋ）個、検
査シンボル（ｎ−ｋ）個からなるリードソロモン
符号について、その復号法を調べてみるものとす
る。但し、上記各シンボルは（ｍ）個の２進ビツ
トつまり2^m個の元を有する有限体であるガロア体
GF（2^m）の元である。そして、この場合（ｔ）重エラー訂正リードソ
ロモン符号の生成多項式g_(x)は、は、（α）をガロ
ア体GF（2^m）の原始元として次の(1)式または(2)式
のように表わされる。 g_(x)＝（ｘ＋α）（ｘ＋α²） …（ｘ＋α^2t） ……(1) g_(x)＝（ｘ＋α⁰）（ｘ＋α） …（ｘ＋α^2t-1） ……(2) また、送信符号語をC_(x)、受信符号語をR_(x)で
表わし、且つエラー多項式をE_(x)とすると、これ
らの間には次のような関係が成立する。 R_(x)＝C_(x)＋E_(x) ……(3) この場合、多項式の係数はガロア体GF（2^m）に
含まれており、エラー多項式E_(x)はエラーロケー
シヨンおよび値（大きさ）に対応する項だけを含
んでいる。従つて、位置x^jにおけるエラー値をY^jとすると
E_(x)＝〓^j Y_jx^j ……(4) となり、該(4)式でΣはエラーのすべての位置にわ
たる総和を意味している。ここで、シンドロームS_iを S_i＝Ｒ（αⁱ）〔但しｉ＝０，１…2t−１〕 ……(5) の如く定義したとすると、上記(3)式より S_i＝Ｃ（αⁱ）＋Ｅ（αⁱ）となる。この場合、C_(x)はg_(x)で常に割り切れるのでＣ（αⁱ）＝０であるから S_i＝Ｅ（αⁱ）となる。そこで、上記(4)式より
S_i＝Ｅ（αⁱ）＝〓^j Y_j（αⁱ）^j ＝〓^j Y_jXⁱ _j ……(6) と表わすことができる。但しα^j＝X_jとおいたもの
で、X_jはα^jにおけるエラーロケーシヨンを表わし
ている。ここで、エラーロケーシヨン多項式σ_(x)は、エ
ラー数をｅとして σ_(x)＝〓ｉ（ｘ−Xi）＝x^e＋σ₁x^e-1＋…＋σ_e …(7) と定義される。また、(7)式のσ₁〜σ_eはシンドロームS_iとの間で
次のように関係付けられる。 S_i+e＋σ₁S_i+e-1 ＋σ_e-1S_i+1＋σ_eS_i ……(8) つまり、以上のようなリードソロモン符号の復
号手順は（） (5)式によりシンドロームS_iを計算する。（） (8)式によりエラーロケーシヨン多項式の
係数σ₁〜σ_eを計算する。（） (7)式によりエラーロケーシヨン多項式の
根X_jを求める。（） (6)式によりエラー値Y_jを求め、(4)式に
よりエラー多項式を求める。（） (3)式によりエラー訂正を行なう。なる（）〜（）の手順に帰着せしめられ
る。次に、以上のような復号手順によるエラー訂正
の具体例として、１ブロツクデータに４個の検査
シンボルを用いた場合について説明する。すなわち、この場合の生成多項式g_(x)は g_(x)＝（ｘ＋１）（ｘ＋α）（ｘ＋α²）（ｘ＋α³）となり、２重エラーまでの訂正が可能となるもの
であるが、ここではそれを〔Ａ〕，〔Ｂ〕なる二つ
の方式によつた場合について各別に述べるものと
する。〔方式Ａ〕（）シンドロームS₀〜S₃を計算する。（） (8)式をｅ＝１、ｅ＝２について書き直す
と、ｅ＝１の場合には S₁＋σ₁S₀＝０ S₂＋σ₁S₁＝０ S₃＋σ₁S₂＝０ …(9) となる。また、ｅ＝２の場合には
S₂＋σ₁S₁＋σ₂S₀＝０ S₃＋σ₁S₂＋σ₂S₁＝０ …(10) となる。ここで、実際の復号器がｅ＝１の場合から動作
を始めるものとすると、先ず連立方程式(9)を満足
する解σ₁を求めなければならない。そして、この
解が存在しなければ、復号器は次にｅ＝２の場合
について連立方程式(10)を満足する解σ₁，σ₂を求め
なければならない。なお、ここでも解が得られな
い場合はｅ≧３とみなすことになる。 (9)式の解σ₁は σ₁＝S₁／S₀＝S₂／S₁＝S₃／S₂ として求め、(10)式の解σ₁，σ₂は σ₁＝S₀S₃＋S₁S₂／S₁ ²＋S₀S₂，σ₂＝S₁S₃＋S₂ ²／S₁ ²
＋S₀S₂ として求める。（）以上のようにしてエラーロケーシヨン多
項式の係数σ_iが得られたならば、次に(7)式によ
りエラーロケーシヨン多項式の根を求める。先ず、ｅ＝１の場合は σ_(x)＝ｘ＋σ₁＝０、 ∴X₁＝σ₁ となる。また、ｅ＝２の場合は σ_(x)＝X²＋σ₁x＋σ₂＝０ ……(11) として、該(11)式にガロア体GF（2^m）の元を順次に
代入してその解を求めればよく、今この根をX₁，
X₂とする。（）エラーロケーシヨン多項式の根が求まつ
たなら、次に(6)式によりエラー値Y_jを求める。先ず、ｅ＝１の場合は S₀＝Y₁ ∴Y₁＝S₀ となる。また、ｅ＝２の場合は
S₀＝Y₁＋Y₂ S₁＝Y₁X₁＋Y₂X₂ より ∴Y₁＝X₂S₀＋S₁／X₁＋X₂ Y₂＝S₀＋Y₁ （）上述のようにして求めたエラー値Y₁，
Y₂により訂正を行なう。ところで、ポインターイレージヤー法等によつ
てエラーロケーシヨンの値を正確に知ることがで
きる場合には、上述した２重エラー訂正用のリー
ドソロモン符号によつて４重エラーまでの訂正が
可能となるものであり、それが後述する〔方式
Ｂ〕である。〔方式Ｂ〕（）シンドロームS₀〜S₃を計算する。（），（）エラーロケーシヨンを別の検出方
法で知る。（） (6)式によりエラー値を求める。先ずｅ＝１，ｅ＝２の場合は上述した〔方式
Ａ〕の（）と同様である。そして、ｅ＝３の場合
S₀＝Y₁＋Y₂＋Y₃ S₁＝Y₁X₁＋Y₂X₃＋Y₃X₃ S₂＝Y₁X₁ ²＋Y₂X₂ ²＋Y₃X₃ ² を解いて Y₁＝（S₂＋X₃S₁）＋X₂（S₁＋X₃S₀）／（X₁＋X₂）（X₁＋X₃） Y₂＝（S₁＋X₃S₀）＋Y₁（X₁＋X₃）／（X₂＋X₃） Y₃＝S₀＋Y₁＋Y₂ となる。また、ｅ＝４の場合は S₀＝Y₁＋Y₂＋Y₃＋Y₄ S₁＝Y₁X₁＋Y₂X₂＋Y₃X₃＋Y₄X₄ S₂＝Y₁X₁ ²＋Y₂X₂ ²＋Y₃X₃ ²＋Y₄X₄ ² S₃＝Y₁X₁ ³＋Y₂X₂ ³＋Y₃X₃ ³＋Y₄X₄ ³ を解いて Y₁＝｛（S₀X₄＋S₁）X₃＋（S₁X₄＋S₂）｝X₂＋（S₁X₄＋
S₂）X₃＋（S₂X₄＋S₃）／（X₁＋X₂）（X₁＋X₃）（X₁＋X₄） Y₂＝（S₀X₄＋S₁）X₃＋（S₁X₄＋S₂）＋Y₁（X₁＋X₃）（
X₁＋X₄）／（X₂＋X₃）（X₂＋X₄） Y₃＝（S₀X₄＋S₁）＋Y₁（X₁＋X₄）＋Y₂（X₂＋X₄）／（
X₃＋X₄） Y₄＝S₀＋Y₁＋Y₂＋Y₃ となる。（）上述のようにして求めたY₁〜Y₄により
訂正を行なう。第１図は以上のような原理に基くリードソロモ
ン符号の実際の復号システムでなるエラー訂正回
路を示す概略構成図である。すなわち、入力端
（IN）を介して導かれる被訂正用のデータ（エラ
ー訂正用としてリードソロモン符号が用いられて
いることは勿論である）は二分されて、一方が後
述する復号動作の間データバツフア１１に記憶さ
れると共に、他方が復号動作をなすためのシンド
ローム計算器１２以下に導かれる。そして、シンドローム計算器１２で計算された
シンドロームはシンドロームバツフア１３に記憶
される。ここで、シンドロームバツフア１３の出力部に
接続されたオアゲート１４はエラーの有無を指示
するもので、エラーがあると前述したような手順
によつてエラー訂正動作を開始することになる。つまり、エラーロケーシヨン多項式計算器１５
がエラーロケーシヨン多項式σ_(x)の係数を計算し、
エラーロケーシヨン計算器１６がエラーロケーシ
ヨン多項式の根を計算し、エラー値計算器１７が
エラー値を計算し、これらのエラーロケーシヨン
およびエラー値により上記データバツフア１１か
ら出力されるデータを訂正するものである。ところで、このような復号システムの各計算器
１２，１５，１６，１７は０か否かの検出ならび
に必要な加算、乗算および除算等の代数演算をな
すものであるが、これらについての具体例として
従来第２図に示すように構成されたエラーロケー
シヨン多項式計算器（特公昭56−20575号）が知
られている。すなわち、第２図において２１はシンドローム
バツフアであつて、シンドロームS_iを記憶するた
めのRAMでなり、該シンドロームバツフア２１
にはガロア体GF（2^m）の元である各シンドローム
がそれぞれｍビツトの２進形式で記憶される。また、２２は作業用バツフアであつて、エラー
ロケーシヨン多項式の係数を計算する際に、代数
演算の中間結果および最終結果を記憶するための
RAMでなり、後の演算で使用される部分結果も
該作業用バツフア２２に記憶される。そして、２３は代数演算の順序を指示する順序
制御装置であつて、上記シンドロームバツフア２
１および作業用バツフア２２に対してアドレスを
供給して適切な記憶位置をアクセスすると共に、
実行された代数演算結果を調べて次の適切な演算
へ分岐せしめるのに供せられる。さらに、２４，２５はそれぞれガロア体GF
（2^m）の元の対数および真数を各別にテーブルの
形成で記憶しているROMでなる対数バツフアお
よび真数バツフアである。ここで、前者の対数バツフア２４のアドレスは
元αⁱの２進表示であり、そのエントリーはαを底
とするαの対数すなわちｉであるが、後者の真数
バツフア２５のアドレスｉにおけるエントリーは
αⁱの２進表示である。例えばガロア体GF（2⁸）の法多項式F_(x)を F_(x)＝x⁸＋x⁶＋x⁵＋x⁴＋１とすると、その０以外の元はF_(x)＝０の根αのべ
き乗またはα⁰〜α⁷までの線形結合
₇ 〓ⁱ⁼⁰ a_iαⁱ （但しa_i＝０または１）で表わすことができる。また、この場合a₀〜a₇までの８個の係数を取り
出して２進ベクトルとして表わすこともできる。例えば α¹＝０・α⁰＋１・α¹＋０・α²＋０・α³＋０・α⁴＋０・α⁵＋０・α⁶＋０・α⁷ ＝（01000000） α⁷＝０・α⁰＋……＋０・α⁶＋１・α⁷ ＝（00000001） α⁸＝１＋α⁴＋α⁵＋α⁶ ＝（10001110） α⁹＝α・α⁸＝α＋α⁵＋α⁶＋α⁷ ＝（01000111）の如くであり、これら以外の元も同様にしてベク
トル表示することができる。そして、この場合対数テーブルのアドレス（１
〜255）は元αⁱの８ビツトの２進ベクトル表示で
あり、対応するエントリは指数ｉの２進表示であ
る。また、真数テーブルは指数ｉをアドレスに用
い、エントリはαⁱの２進ベクトル表示である。次に、第２図のエラーロケーシヨン多項式計算
器による実際の代数演算を各別に説明する。 (1) 加算元αⁱおよびα^jを加算する場合には、これら２つ
の元がＡレジスタ２０およびＢレジスタ２６を介
してエクスクルシブオアゲート２７により各ビツ
ト毎に排他的な論理和をとる。これによつて得ら
れる上記２つの元の和の結果はＣレジスタ１９を
介して上記作業用バツフア２２に転送される。 (2) ０であるか否かの検出元αⁱが０であるか否かを調べる場合には、元αⁱ
がＨレジスタ２８を介してオアゲート２９により
論理和がとられる。この結果はＭレジスタ３０を
介して上記作業用バツフア２２に転送される。こ
の場合、Ｍレジスタ３０の内容は元αⁱが０のとき
のみ０になる。 (3) 乗算元αⁱおよびα^jを乗算する場合には、先ずこれら
２つの元が０であるか否かが調べられる。若し、
いずれか一方の元が０であれば、実際に乗算する
までもなく、乗算結果は０である。しかるに、両
方とも０でない場合には、これらの元は上記対数
バツフア２４用のアドレスレジスタ３１に順次に
ロードされる。そして、対数バツフア２４からの
出力ｉおよびｊはＤレジスタ３２およびＥレジス
タ３３を介して１の補数加算器３４により、2⁸−
１を法として１の補数加算が行なわれる。これに
よつて得られる結果ｉ＋ｊ＝ｔ mod（2⁸−１）
はＬレジスタ３５を介して上記真数バツフア２５
用のアドレスレジスタ３６にロードされる。この
場合、真数バツフア２５のアドレス入力がｔであ
れば、その出力α^tが乗算結果としてＧレジスタ３
７を介して上記作業用バツフア２２に転送され
る。 (4) 除算元α^jによるαⁱの除算（αⁱ／α^j）は基本的には上
記(3)の乗算の場合と同様であるが、上記Ｅレジス
タ３３の内容を上記Ｄレジスタ３２の内容から減
算せしめる点で異なつている。つまり、Ｅレジス
タ３３にある元α^jの対数が補数化器３８により補
数化されてＦレジスタ３９を介して上記１の補数
加算器３４に送るようにした点である。そして、
以下(3)の乗算の場合と同様に処理されるものであ
るが、この場合真数バツフア２５の出力が求める
除算の結果つまり商となつているものである。〔背景技術の問題点〕しかしながら、以上のような従来のエラー訂正
回路は、そのエラーロケーシヨン多項式計算器に
おける代数演算のうち乗算および除算用として対
数バツフアおよび真数バツフアを必要とするもの
であるが、このために用いられるROM等のメモ
リ容量が膨大なものになるので、LSI化が阻害さ
れて大容量のメモリを外付けしなければならない
という不具合を生じていた。これは、前述した例の如く１シンボル８ビツト
とした場合で255×８ビツト＝2040ビツトの
ROMが２つ必要になり、合計4080ビツトにもな
ることからして容易に窺い知れるところである。つまり、従来より知られているガロア体におけ
る乗算装置および除算装置はそれらの元の対数お
よび真数を各別にテーブルの形式で記憶している
大容量メモリでなる対数バツフアや真数バツフア
を必要とするので、それだけエラー訂正回路全体
としての構成が複雑化して高価格につくという問
題を有していた。〔発明の目的〕そこで、この発明は以上のような点に鑑みてな
されたもので、特にエラーロケーシヨン多項式計
算器部において大容量のメモリを必要とする対数
バツフアや真数バツフアを用いることなくガロア
体における乗算や除算をなし得るようにし、以つ
て構成の簡易化ならびに低価格化に寄与し得るよ
うにした極めて良好なるエラー訂正回路を提供す
ることを目的としている。〔発明の概要〕すなわち、この発明によるエラー訂正回路は、
エラーロケーシヨン多項式計算器部に必要なガロ
ア体における乗算装置が線形シフトレジスタを用
いて比較的簡単に構成し得るのを利用して、除数
を逆数に変換して被除数に乗算せしめる如くした
乗算処理でガロア体における除算がなし得るよう
にしたもので、この際に除数を逆数に変換する過
程を可及的に小容量メモリで実現し得るように構
成した点に特徴を有している。つまり、ガロア体で表わされる被訂正用リード
ソロモン符号から生成されるシンドロームに基
き、エラーロケーシヨン多項式計算器を用いてエ
ラー訂正用のエラーロケーシヨンおよびエラー値
を計算してなるエラー訂正回路において、前記エ
ラーロケーシヨン多項式計算器部に必要なガロア
体における乗算処理をなすもので、線形シフトレ
ジスタを用いて構成された乗算装置と、前記エラ
ーロケーシヨン多項式計算器部に必要なガロア体
における除算処理（αⁱ÷α^j）を乗算処理（αⁱ×
α^-j）に変換してなすもので、除数の逆数データ
を必要とする全逆数データの１／ｎの逆数テーブ
ルの中から適数回シフトすることにより生成して
被除数に乗算せしめる線形シフトレジスタを用い
て構成された除算装置とを具備してなることを特
徴とするエラー訂正回路である。〔発明の実施例〕先ず、この発明が適用される光学式（CD形）
デジタルオーデイオデイスク（DAD）再正装置
の概要について説明する。すなわち、第３図に示すようにデイスクモータ
１１１によつて回転駆動されるターンテーブル１
１２上に装着されたデイスク１１３は光学式ピツ
クアツプ１１４によつて再生される。この場合、
光学式ピツクアツプ１１４は半導体レーザ１１４
ａからの出射光をビームスプリツター１１４ｂ、
対物レンズ１１４ｃを介してデイスク１１３の信
号面に照射し、該デイスク１１３に所定の
（EFM）変調およびインタリーブを伴つた形態で
記憶されている再生すべきオーデイオ信号のデジ
タル（PCM）化データに対応したピツト（反射
率の異なる凹凸）からの反射光を対物レンズ１１
４ｃ、ビームスプリツター１１４ｂを介して４分
割フオトデテクタ１１４ｄに導き、該４分割フオ
トデテクタ１１４ｄで光電変換された４つの再生
信号を外部に出力可能になされているもので、自
からはピツクアツプ送りモータ１１５によつてデ
イスク１１３の半径方向に直線駆動される。そして、４分割フオトデテクタ１１４ｄからの
４つの再生信号はマトリクス回路１１６に供給さ
れて所定のマトリクス演算処理が施されることに
より、フオーカスエラー信号(F)、トラツキングエ
ラー信号および高周波信号（ＲＦ）に分離され
る。このうち、フオーカスエラー信号(F)はフオーカ
スサーチ回路１１０からのフオーカスサーチ信号
と共に、前記光学式ピツクアツプ１１４のフオー
カスサーボ系（ＦＳ）を駆動するのに供せられ
る。また、トラツキングエラー信号（Ｔ）は後述す
るシステムコントローラ１１７を介して与えられ
るサーチ制御信号と共に、前記光学式ピツクアツ
プ１１４のトラツキングサーボ系（ＴＳ）を駆
動するのに且つ前記ピツクアツプ送りモータ１１
５を（リニアトラツキング）制御するのに供せら
れる。そして、残る高周波信号（ＲＦ）が主再生信
号成分として再生信号処理系１１８に供給され
る。すなわち、この再生信号処理系１１８は先ず
再生信号をスライスレベル（アイパターン）検出
器１１９によつて制御される波形整形回路１２０
に導いて不要なアナログ成分と必要とするデータ
成分を分離し、データ成分のみをPLL型でなる
同期クロツク再生回路１２１および第１の信号処
理系１２２のエツジ検出器１２２ａに供給する。ここで、同期クロツク再生回路１２１からの同
期クロツクはデータ復調用として第１の信号処理
系１２２における同期信号分離用クロツク生成回
路１２２ｂに導かれて同期信号分離用クロツクを
生成するのに供せられる。一方、上記エツジ検出器１２２ａを通つた再生
信号は同期信号検出器１２２ｃに導かれて上記同
期信号分離用クロツクにより同期信号が分離され
ると共に、復調回路１２２ｄに導かれて（EFM）
復調される。このうち、同期信号は同期信号保護回路１２２
ｅを介して誤動作が生じないように保護された状
態で、上記同期信号分離用クロツクと共に入力デ
ータ処理用タイミング信号生成回路１２２ｆに導
かれる。また、復調信号はデータバス入出力制御回路１
２２ｇを介して後述する第２の信号処理系１２３
の入出力制御回路１２３ａに供給されると共に、
そのうちのサブコードであるコントロール信号お
よび表示信号成分がコントロール表示処理回路１
２２ｈおよびサブコード処理回路１２２ｉに導か
れる。そして、サブコード処理回路１２２ｉで必要な
エラー検出および訂正が施されたサブコードデー
タはシステムコントローラ用インターフエイス回
路１２２ｑを介してシステムコントローラ１１７
に供給される。ここで、システムコントローラ１１７はマイク
ロコンピユータ、インタフエイス回路およびドラ
イバ用集積回路等を有してなり、コントロールス
イツチ１２４からの指令信号によりDAD再生装
置を所望の状態に制御すると共に、上述のサブコ
ード（例えば再生曲のインデツクス情報）を表示
器１２５に表示せしめるのに供せられている。なお、上記入力データ処理用タイミング信号生
成回路１２２ｆからのタイミング信号はデータセ
レクト回路１２２ｊを介して上記データバス入出
力制御回路１２２ｇを制御するのに供せられると
共に、周波数検出器１２２ｋおよび位相検出器１
２２ｌならびにPWM変調器１２２ｍを介して上
記デイスクモータ１１１を線速度一定（CLD）
方式で駆動するための自動周波数制御（AFC）
および自動位相制御（APC）に供せられている。この場合、位相検出器１２２ｌにはクリスタル
発振器１２２ｎからの発振信号に基いて動作する
システムクロツク生成回路１２２ｐからのシステ
ムクロツクが供給されている。そして、第２の信号処理回路１２３の入出力制
御回路１２３ａを通つた復調データはエラー検出
および訂正または補正用のシンドローム検出器１
２３ｂ、エラーポインタ制御回路１２３ｃ、訂正
回路１２３ｄおよびデータ出力回路１２３ｅを介
して必要なエラー訂正、デインタリーブ、エラー
補正等の処理を受けてデジタル−アナログ（Ｄ／
Ａ）変換器１２６に導出される。この場合、外部メモリ制御回路１２３ｆは上記
データセレクト回路１２２ｊと共働して訂正に必
要なデータが書き込まれている外部メモリ１２７
を制御することにより、上記入出力制御回路１２
３ａを介して訂正に必要なデータを取り込む如く
なされている。また、タイミングコントロール回路１２３ｇは
前記システムクロツク生成回路１２２ｐからのシ
ステムクロツクに基いてエラー訂正および補正な
らびにＤ／Ａ変換に必要なタイミングコントロー
ル信号を供給する如くなされている。また、ミユーテイング（検出）制御回路１２３
ｈは上記エラーポインタ制御回路１２３ｃからの
出力またはシステムコントローラ１１７を介して
与えられるコントロール信号に基いてエラー補正
時およびDAD再生装置の動作開始、終了時等に
必要となる所定のミユーテイング制御をなすのに
供せられている。そして、上記Ｄ／Ａ変換器１２６でアナログ信
号に戻されたオーデイオ信号はローパスフイルタ
１２８、増幅器１２９を介してスピーカ１３０を
奏鳴するのに供せられる。次に、以上のようなDAD再生装置に適用され
たこの発明に係るエラー訂正回路の一実施例につ
き図面を参照して詳細に説明する。すなわち、第４図は第３図における第２の信号
処理回路１２３の訂正回路１２３ｄに主として含
まれる前述したようなエラーロケーシヨン多項式
計算器部を示しているもので、対数バツフアや真
数バツフアを用いることなくガロア体における乗
算および除算がなし得るようにした乗算装置４１
および除算装置４２を備えている以外は前述した
第２図のそれと同様である。つまり、エラー訂正
符号として採用されたBCH符号の一種であるリ
ードソロモン符号の復号（エラー訂正）のために
各種の代数演算をなすのがエラーロケーシヨン多
項式計算器に与えられた役目であるが、このうち
加算および０であるか否かの検出については第２
図のそれと同様になされるので同一符号を付して
その説明を省略するものとし、第２図のそれとは
異なる乗算および除算について以下に述べるもの
である。先ず、ガロア体における乗算についてみてみる
に、例えばガロア体GF（2⁸）の元αⁱとα^jとの乗算
（αⁱ・α^j，但しαは法多項式 F_(x)＝X⁸＋X⁶＋X⁵＋X⁴＋１の根である）は αⁱ＝Ｃ（α）＝c₀＋c₁α＋……＋c₇α⁷ α^j＝Ｄ（α）＝d₀＋d₁α＋……＋d₇α⁷ と表わした場合（但し、c₀〜c₇，d₀〜d₇は０また
は１とする） αⁱ・α^j＝Ｃ（α）・Ｄ（α）＝d₇α⁷C（α）＋d₆α⁶C（α）……d₀C（α）＝α⁶〔αd₇C（α）＋d₆C（α）〕＋d₅α⁵C（α）
＋…＋d₀C（α）＝α⁵〔α〔αd₇C（α）＋d₆C（α）〕＋d₅C（α）
〕＋d₄α⁴C（α）＋…＋d₀C（α）〓＝〔α〔α〔α〔α〔α〔α〔αd₇C（α）＋d₆C（
α）〕＋d₅C（α）〕＋d₄C（α）〕＋d₃C（α）〕＋d₂C（
α）〕＋d₁C（α）＋d₀C（α）〕となる。つまり、このようなガロア体GF（2⁸）の元αⁱと
α^jとの乗算は線形シフトレジスタを用いて第５図
に示したように構成される乗算装置４１で実現し
得ることを物語つている。すなわち、第５図においてAND₀〜AND₇は各
一端に上記乗数Ｄ（α）の係数であるd₀〜d₇が上
位ビツトから順にシリアルに供給されると共に、
各他端に上記被乗算Ｃ（α）の係数であるc₀〜c₇
が上位ビツトから順にパラレルに供給されるアン
ドゲートである。また、FF₀〜FF₇は、上記各ア
ンドゲートAND₀〜AND₇からの出力が入力一端
に対応して供給されるエクスクルシブオアゲート
EX−OR₀〜EX−OR₇を介して縦続的に接続され
ると共に帰還接続されることにより線形シフトレ
ジスタSR₀を構成するフリツプフロツプ回路であ
る。この場合、４段目と５段目、５段目と６段目お
よび６段目と７段目のフリツプフロツプ回路FF₃
−FF₄、FF₄−FF₅、FF₅−FF₇との段間は各一端
が帰還路に接続されたエクスクルシブオアゲート
EX−OR₄′、EX−OR₅′、EX−OR₆′がさらに介
挿された状態で結合されている。また各フリツプ
フロツプ回路FF₀〜FF₇のクロツク入力端CKには
図示しないクロツク発生器からのクロツクパルス
CPがパラレルに供給される如くなされている。つまり、Ｃ（α）の係数c₀〜c₇がビツトシリア
ルに入力されることにより、先ずX₀が計算され、
その後X₁，X₂…と続いて８ビツト入力終了時に
線形シフトレジスタSR₀にはX₇すなわちＣ（α）・
Ｄ（α）が実現されるもので、各フリツプフロツ
プ回路FF₀〜FF₇の出力x₀，x₁…x₇が乗算結果を
与えることになる。ここで、X₀〜X₇は次の通りである。 X₀＝d₇C（α） X₁＝αX₀＋d₆C（α） X₂＝αX₁＋d₅C（α） X₃＝αX₂＋d₄C（α） X₄＝αX₃＋d₃C（α） X₅＝αX₄＋d₂C（α） X₆＝αX₅＋d₁C（α） X₇＝αX₆＋d₀C（α）＝（x₀，x₁……x₇）次に、ガロア体における除算についてみてみる
に、例えばガロアGF（2⁸）の元αⁱとα^jとの除算αⁱ
÷α^j（但しαは法多項式F_(x)＝x⁸＋x⁶＋x⁵＋x⁴＋１
の根とする）は除数α^jを逆数α^-jに変換してαⁱ・
（α_-j）なる乗算処理でなせることになる。ここで、乗算処理については前述したような線
形シフトレジスタによる乗算装置４１を用いてな
すことは言う迄もない。ところで、この場合除数α^jの逆数α^-jを得るた
めに、単純にはα^jを入力するとその逆数α_-j＝
α^255-jを出力する如くしたROM等でなる変換器
を用いることが考えられるが、若しその通りにし
たとするとα¹からα²⁵⁵までの元に対応するα^-1か
らα^-255までの変換テーブルが必要となり、実際
には８×255＝2040ビツトのデコーダと同じく８
×255＝2040ビツトのエンコーダつまりは合計で
4080ビツトの大容量のROM等が必要となつてし
まうので好ましくない。そこで、この発明ではガロア体GF（2^m）におけ
る2^m個の元をｎ分割し、各分割毎の特定の位置の
元の逆数データのみをテーブルの形式で変換器に
記憶しておき、該変換テーブルにない中間の元の
場合には適数回Ｎのシフト動作によつてその元に
対する逆数データを得ることができるようにしよ
うとするもので、これによれば変換テーブルを記
憶するROM等のメモリ容量を１／ｎに削減し得る。第６図は以上のようにしてガロア体における除
算を乗算処理で実現する除算装置４２の具体例を
示すもので、図中５１は上述した如くα¹〜α²⁵⁵を
ｎ分割し、各分割毎の特定の位置（例えば１番
目）の元α^xが入力されるとそれの逆数である
α^255-xを出力するように記憶されたROM等のデ
コーダ５１１およびエンコーダ５１２を含んでな
る変換器であるが、ここでは該変換器５１にｎ＝
32として一番目をα¹とした場合として元α^8k+1（但
しｋ＝０，１，２……31）についての逆数変換テ
ーブルが記憶されているものとする。次表は、上記変換テーブルの内容を示すもの
で、アドレスは元α^8k+1の２進表示であり、その
エントリーはα^255-(8k+1)の２進表示である。

【表】

〔発明の効果〕

従つて、以上詳述したようにこの発明によれ
ば、特に、エラーロケーシヨン多項式計算器部に
おいて大容量のメモリを必要とする対数バツフア
や真数バツフアを用いることなくガロア体におけ
る乗算や除算をなし得るようにし、以つて構成の
簡易化ならびに低価格化に寄与し得るようにした
極めて良好なるエラー訂正回路を提供することが
可能となる。

【図面の簡単な説明】

第１図はリードソロモン符号の復号システムで
なるエラー訂正回路を示す概略構成図、第２図は
従来のエラーロケーシヨン多項式計算器を示す構
成図、第３図はこの発明が適用されるDAD再生
装置の概要を示す構成図、第４図はこの発明の一
実施例を示す要部の構成図、第５図は第４図の乗
算装置部の具体例を示す構成図、第６図は第４図
の除算装置部の具体例を示す構成図、第７図は第
４図の動作の具体例を説明するためのタイミング
チヤート、第８図は第４図の除算装置部の他の具
体例を示す構成図である。２１……シンドロームバツフア、２２……作業
バツフア、２３……順序制御装置、１９，２０，
２６，２８，３０，３３……レジスタ、２９……
オア回路、２７……エクスクルシブオアゲート、
４１……乗算装置、４２……除算装置。

Claims

【特許請求の範囲】１それぞれｍビツトからなるＭ個の情報シンボ
ルと４個の検査シンボルを含みｇ（ｘ）＝（Ｘ＋１）（Ｘ＋α）（Ｘ＋α²）（Ｘ＋α³）なる生成多項式（但しαはガロア体GF）（2^m）の
原子元）で定義される二重エラー訂正用BCHコ
ードを受けてｆ（ｘ）＝X²＋σ₁X＋σ₂ なるエラーロケーシヨン多項式の根を解くことに
より、上記二重エラー訂正用BCHコード中のエ
ラーを訂正するエラー訂正回路であつて、上記二重エラー訂正BCHコードを記憶する記
憶手段と、上記二重エラー訂正BCHコードから４個のシ
ンドロームS₀，S₁，S₂およびS₃を生成するシンド
ローム生成手段と、上記４個のシンドロームS₀，S₁，S₂およびS₃に
基いて σ₁＝S₀S₃＋S₁S₂／S₁ ²＋S₀S₂， σ₂＝S₁S₃＋S₂ ²／S₁ ²＋S₀S₂ なる加算、乗算および除算を含む所定の演算を遂
行することにより、上記エラーロケーシヨン多項
式ｆ（ｘ）の係数σ₁，σ₂を算出すると共に、この
係数σ₁，σ₂を上記ｆ（ｘ）に代入してｆ（ｘ）の根
を算出し、且つこの根からエラー値を算出するエ
ラーロケーシヨンおよびエラー値算出手段と、上記エラー値に従つて上記記憶手段に記憶され
ている上記二重エラー訂正用BCHコード中のエ
ラーを訂正する訂正手段とを具備し、上記エラーロケーシヨンおよびエラー値算出手
段が上記所定の乗算をなすために、第１の線形シ
フトレジスタでなる乗算装置を備えると共に、上記エラーロケーシヨンおよびエラー値算出手
段が上記所定の除算を乗算に変換するために、上
記ガロア体GF（2^m）における2^m個の元をｎ分割
し、各分割毎の特定位置の元の逆数データが記憶
された逆数データ記憶手段と、除数となる元デー
タα^jがセツトされる第１の線形シフトレジスタ
と、上記第１の線形シフトレジスタにセツトされ
たα^jデータを上記逆数データ記憶手段に記憶され
た逆数データとを比較してα^jデータに対応する逆
数データを出力する比較手段と、上記比較手段か
ら逆数データが出力されない回数を検出して、そ
の検出回数Ｎだけ上記第１の線形シフトレジスタ
をシフトさせるシフト信号を出力する第１のシフ
ト手段と、上記逆数データ記憶手段から上記第１
のシフト手段による制御に従つて出力される逆数
データα^-(j+N)がセツトされる第２の線形シフトレ
ジスタと、上記第１のシフト手段によるシフト信
号をカウントして、そのカウント数だけ上記第２
の線形シフトレジスタをシフトさせるシフト信号
を出力する第２のシフト手段と、上記第２の線形
シフトレジスタからの出力α^-(j+N)+N＝α^-j（但しＯ
≦Ｎ≦ｎ−１）と被除数となる元データαⁱとを乗
算してα^i-jなる出力を生じる乗算回路とを備えた
ことを特徴とするエラー訂正回路。