JP2011520404A - プログラム可能なプロセッサにおける随意選択的なガロア域計算の実行 - Google Patents
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Abstract
【選択図】図5
Description
d(x)=d0+d1x+…dk−1xk−1 式(1)
第2に、所定のRSコードに対しては、生成多項式が選択される。生成多項式は次数2m−1を有する“g(x)”により表されることができる。それ故生成多項式は式(2)により表されることができる。
式(2)では、“a”は当業者により認識されているように「基礎エレメント」と呼ばれるGF(2m)による特別値である。
p(x)=d(x)*xn−kmod g(x) 式(3)
この式(3)では、全ての演算は域GF(2m)で実行される。
本発明を1以上の実施形態と共に説明する。しかしながら本発明はここで説明された実施形態に限定されることは意図しない。反対に、以下の説明で明白になるように、本発明の技術的範囲を逸脱せずに使用されることができる本発明の多数の変形および等価物が存在する。これらの変形および実施形態は本発明の技術的範囲に含まれることを意図している。
当業者により認識されるように、(他の計算のように)ガロア域アルゴリズムでは、剰余が計算される必要がある可能性がある。本発明はこの計算の簡単化を許容する剰余計算におけるあるパターンを考慮する。本発明はさらに以下説明するように他の数学的パターンも利用する。
本発明は計算の簡潔化を考慮する。簡単にする目的で、被乗数、積、剰余多項式を含めた全ての関与される数がレジスタの上位桁ビット(“MSB”)に記憶されると仮定する。さらに、レジスタ中の全ての未使用のビットはゼロにされると仮定する。結果として、数101101が16ビットレジスタに記憶されるならば、レジスタ内容は1011_0100_0000_000になる。これは厳格に必要なことではないが、先行ディジットを識別するために任意の付加的な指令を実行(または任意の付加的な作業を実行)することが必要にならないために、剰余を計算するのに必要な論理を簡単にする。
コードセグメント#1は以下、最大8の統合されたgfnorm/gfmul指令を実行するように意図された擬似コードの1実施形態を提示する。gfmul指令への入力はaとbであり、結果がtであり、gfnorm指令への入力がa、b、Nであり、結果がtであると仮定する。係数は左が最初である(即ち0はレジスタのMSBである)。
前述の基本演算は幾つかの異なる方法で変更されることができる。例えば基本的な例に付加されることができ演算は(1)gfmac指令、(2)ベクトル、(3)ベクトル減算を含んでいる。gfmac指令は3つの入力による演算である。gfmac指令はその入力のうちの2つの積を計算し、第3の入力との積をXOR処理し、それによって結果を生成する。ベクトルはベクトル/SIMDプロセッサである。ベクトルに対しては、gfmul/gfnorm/gfmac指令のベクトル/SIMD等価を加算し、多数のこれらの指令を並列に行うことは容易である。ベクトル減算は減算装置を備えたベクトル/SIMDプロセッサで実行される。ここで、多数のgfmul演算を並列に行い、その結果を累算器のようなスカラターゲットへ書込む前に全ての結果を共にXORすることが意図される。
Claims (29)
- 第1の指令を実行し、それにおいては、
第1の変数を含む第1の入力を受信し、
第2の変数を含む第2の指令を受信し、
前記第1及び第2の入力を使用してGF(2m)にわたって多項式乗算を行い、
積を生成することを含んでおり、
前記第1の指令からの積である第3の入力を受信し、
前記積において演算するための予め定められた生成多項式である第4の入力を受信し、
前記積における前記予め定められた生成多項式の演算を限定するために前記予め定められた生成多項式の長さである第5の入力を受信し、
前記長さにより限定された前記予め定められた生成多項式を使用して除数に関して前記積の係数を計算するステップを含んでいる第2の指令を実行するステップを含むガロア域乗算方法。 - 前記第1の指令はgmful指令を含み、
前記第2の指令はgfnorm指令を含んでいる請求項1記載の方法。 - 第1の変数は被乗数1を含み、
第2の変数は被乗数2を含んでいる請求項1記載の方法。 - 長さは整数mであり、
積は2m−1ビットを含み、
多項式の乗算はmビット乗算を含み、
除数はm+1ビットを含んでいる請求項1記載の方法。 - 長さは整数m−1である請求項1記載の方法。
- 前記第2の指令は前記第1の指令よりも頻度が少なく実行される請求項1記載の方法。
- さらに、前記第1の指令の予め定められた数の積を加算し、
前記第1の指令の前記予め定められた数の積を合計した後に最終的な係数を実行するステップを含み、
ここでnは整数である請求項1記載の方法。 - 前記第1及び第2の入力は対応するレジスタ中に上位桁ビットで記憶される請求項1記載の方法。
- さらに、現在の剰余の先行ビットが1に等しいか否かを評価し、
前記現在の剰余の前記先行ビットが1に等しいならば、前記除数の少なくとも1つの減算を実行し、
剰余を生成するステップを含み、前記剰余値は対応するレジスタ中に上位桁ビットで記憶される請求項1記載の方法。 - さらに、前記第1の入力と前記第2の入力とを比較し、
前記第1または第2の入力の一方における予め定められた対応するビットが1に等しいか否かを評価し、
前記第1または第2の入力の一方における予め定められた対応するビットが1に等しいならば、前記第1または第2の入力の一方における少なくとも1つの加算を実行し、
結果的な積を生成するステップを含み、前記結果的な積の値は対応するレジスタ中に上位桁ビットで記憶される請求項1記載の方法。 - 前記対応するレジスタ中の全ての未使用のビットはゼロにされる請求項8記載の方法。
- 前記対応するレジスタの全ての未使用のビットはゼロにされる請求項9記載の方法。
- 前記対応するレジスタの全ての未使用のビットはゼロにされる請求項10記載の方法。
- 前記第1の変数、前記第2の変数、前記長さ、前記積および前記除数の少なくとも1つは左にシフトされているデータを含んでいる請求項1記載の方法。
- 前記予め定められた生成多項式の先行ビットは、前記第4の入力から実行され、それによってmビットを有する第4の変数を生成する請求項14記載の方法。
- gmful指令を実行するためのgmful論理装置と、
gfnorm指令を実行するためのgfnorm論理とを具備するハードウェアブロックにおいて、
前記gmful論理装置は、
第1の変数を受信するための第1の入力と、
第2の変数を受信するための第2の入力と、
GF(2m)にわたって前記第1及び第2の入力を乗算して積を生成するための多項式乗算論理とを具備しており、
前記gfnorm論理装置は、
前記第3の値を受信するための第3の入力と、
前記積において演算する予め定められた生成多項式を受信するための第4の入力と、
前記積において前記予め定められた生成多項式の演算を限定する前記予め定められた生成多項式の長さを受取るための第5の入力と、
前記長さにより限定される前記予め定められた生成多項式を介して除数に関して前記積の係数を計算するための計算論理とを具備しているハードウェアブロック。 - さらに、除数およびGF(2m)にわたって乗算するための多項式乗算論理装置に関して積の係数を計算するN段を有する計算論理装置を具備し、それにおいて、
中間値が入力として設けられ、
前記中間値は加数値とXORされてXOR結果を生成し、
前記XORの結果は出力中間値を生成するために左シフトされ、
ここで出力中間値はN段から次の段への入力として与えられる請求項16記載のハードウェアブロック。 - さらに、gfmul指令を実行する場合には、第1の段の中間入力値を0に設定し、gfnorm指令を実行するならば前記第3の入力に0を設定する選択論理装置を具備している請求項17記載のハードウェアブロック。
- さらに、gfmul指令を実行する場合には、前記加数の値を先頭にN個の0が付加された第1の入力に設定し、gfnorm指令を実行する場合には、生成多項式に設定する選択論理装置を具備している請求項17記載のハードウェアブロック。
- さらに、前記段の現在の中間入力の先行ビットが1に等しいか否かを評価するための各段の数Nにおける先行ビット論理装置を具備し、
前記段数Nが第5の入力よりも小さいならば、および前記ハードウェアがgfnorm指令を実行するならば、段数Nは前記加数および中間値をXOR処理する請求項17記載のハードウェアブロック。 - さらに、先行ビットから数えて第2の入力のN番目のビットが1であるか否か、およびハードウェアブロックがgfmul指令を実行しているか否かを評価するそれぞれ段数Nの乗算ビット論理装置を具備し、段数Nは加数及び中間値をXOR処理する請求項18記載のハードウェアブロック。
- さらに、段数Nが第5の入力よりも小さいか否か、およびハードウェアブロックがgfnorm指令を実行しているか否かを評価するそれぞれ段数Nのシフト論理装置を具備し、段数NはXOR処理の結果をシフトする請求項17記載のハードウェアブロック。
- さらに、ハードウェアがgfmul指令を実行しているか否かを査定するため各段数Nの乗算シフト論理を具備し、段数NはXOR結果をシフトする請求項17記載のハードウェアブロック。
- gfmul論理装置とgfnorm論理装置は並列処理のために複製され、並列に実行される請求項16記載の方法。
- さらに、合計された結果を生成するために並列のgfmul論理装置の個々のものからの結果を合計するための合計論理装置を具備している請求項24記載の方法。
- さらに、前記合計された結果を記憶するためのスカラーレジスタを具備している請求項25記載の方法。
- 前記スカラーレジスタは累算器である請求項26記載の方法。
- 前記並列処理はSIMDプロセッサを介して実行される請求項24記載の方法。
- 前記第3の値は前記gmful論理装置からの積である請求項16記載の方法。
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