CN104407837B - 一种实现伽罗瓦域乘法的装置及其应用方法 - Google Patents

一种实现伽罗瓦域乘法的装置及其应用方法 Download PDF

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Abstract

本发明公开了一种实现伽罗瓦域乘法的装置及其应用方法。该装置包括都采用选择器、乘法器、异或电路组成的选择前段模块、选择组件模块和选择后段模块。因此，本发明电路简洁鲜明、方便管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。选择前段模块包括选择器、乘法器和异或电路，根据被乘数、选择乘数、伽罗瓦系数得选择前段输出。选择组件模块包括选择器、乘法器和异或电路，根据选择前段输出、乘数、伽罗瓦系数得选择组件输出。选择后段模块包括选择器和异或电路，根据选择组件输出、乘数得伽罗瓦域乘的输出结果。

Description

一种实现伽罗瓦域乘法的装置及其应用方法
技术领域
本发明属数字信号处理器技术领域，涉及一种实现伽罗瓦域乘法的装置及其应用方法，其是对伽罗瓦域乘法的硬件实现。
背景技术
有限域包含有限个元素，且目前有限域乘法被广泛应用于密码学领域，许多加密认证算法都利用了有限域乘法。F域为一种至少包含两个元素的有限域，在F域上有加法和乘法两种算法操作被定义，且加法和乘法操作均为针对二元的算法操作。伽罗华域(GFQ)为最小的有限域，只包含0和1两个元素，同时加法和乘法都只进行模2操作，因此加法与异或逻辑等效，可以用一个异或门来实现，而乘法等效于与逻辑，可以用一个与门实现。
有限域可以用非多项式P(x)＝xm+Pm-1xm-1+…+P1+P0来定义，令α∈GF(2m)是P(x)的根，即P(α)＝0则称{1αα2…αm-1}为多项式的基或标准基，GF(2m)中每个元素都可以根据多项式来表示，比如对于A＝am-1am-2…a1a0可以表示为其中ai即为基下的坐标，假设α＝[1α…αm-1]T，a＝[a0 a1…am-1]T，则A＝αTa。
当加罗华域运算扩展应用到很多位时，计算就非常难以实现，同时硬件实现也会变得不太容易。传统加罗华域乘法的硬件多采用通用处理器实现，因此高数据量的计算效果主要受限于内部结构，这导致了计算性能无法大幅度提高。目前，伽罗华域的研究成果主要针对于算法方面，尤其是关于通用多项式算法的各种优化。然而，至今的算法优化方式实现起来的复杂度比较大，且优化结果也很难达到理想效果。
发明内容
本发明主要针对硬件的处理速度、硬件的实现简易度以及32位伽罗瓦域乘法算法的易于实现度，提出一种实现伽罗瓦域乘法的装置及其应用方法，其采用64级32位选择器组成的易于实现、结构简单的伽罗瓦域乘法的硬件实现。
本发明是通过以下技术方案实现的：一种实现伽罗瓦域乘法的装置，其包括：
选择前段模块，其包括2个32位第一选择器、1个第一乘法器和1个第一异或电路；其中一个第一选择器根据被乘数rn的31位，选择乘数rm或者0，得到中间结果pp0；该第一乘法器对中间结果pp0进行乘2操作，得到中间结果pp00；该第一异或电路对中间结果pp00和伽罗瓦系数进行异或操作，得到中间结果pp01；另一个第一选择器根据中间结果pp0的31位选择中间结果pp00或者中间结果pp01，得到中间结果pp1作为该选择前段模块的输出；
选择组件模块，其包括30个选择组件，每个选择组件的电路完全相同且前后串接，前一个选择组件输出作为后一个选择组件的输入，每个选择组件包括2个32位第二选择器、1个第二乘法器和2个第二异或电路，在同一个选择组件中：其中一个第二异或电路对前一级的中间结果ppi和乘数rm进行异或操作，得到中间结果ppi0，其中，i＝1，3，2n-1，…，61，n为正整数，其中一个第二选择器根据选择信号，选择中间结果ppi或者中间结果ppi0，得到中间结果pp(i+1)，该第二乘法器对中间结果pp(i+1)进行乘2操作，得到中间结果pp(i+1)0，另一个第二异或电路对中间结果pp(i+1)0和伽罗瓦系数进行异或操作，得到中间结果pp(i+1)1，另一个第二选择器根据中间结果pp(i+1)的31位选择中间结果pp(i+1)0或者中间结果pp(i+1)1，得到中间结果pp(i+2)作为相应选择组件的输出；其中，该选择组件模块的输入为中间结果pp1，该选择组件模块的输出为中间结果pp61，其中，第一个选择组件的第一个第二选择器的选择信号为被乘数rn的30位，30个选择组件的第一个第二选择器的选择信号不同；
选择后段模块，其包括1个32位第三选择器和1个第三异或电路，该第三异或电路对该选择组件模块的输出即中间结果pp61和乘数rm进行异或操作，得到中间结果pp610，该第三选择器根据被乘数rn的0位，选择中间结果pp61或者中间结果pp610，得到伽罗瓦域乘的输出rs。
本发明还提供上述实现伽罗瓦域乘法的装置的应用方法，该应用方法包括以下步骤：
一、选择前段：
其中一个第一选择器根据被乘数rn的31位，选择乘数rm或者0，得到中间结果pp0；
对中间结果pp0进行乘2操作，得到中间结果pp00；
对中间结果pp00和伽罗瓦系数进行异或操作，得到中间结果pp01；
根据中间结果pp0的31位选择中间结果pp00或者中间结果pp01，得到中间结果pp1作为选择前段的输出；
二、前后依次进行的若干中间段，在每个中间段中：
对前一级的中间结果ppi和乘数rm进行异或操作，得到中间结果ppi0，其中，i＝1，3，2n-1，…，61，n为正整数，其中一个第二选择器根据选择信号，选择中间结果ppi或者中间结果ppi0，得到中间结果pp(i+1)；
对中间结果pp(i+1)进行乘2操作，得到中间结果pp(i+1)0，另一个第二异或电路对中间结果pp(i+1)0和伽罗瓦系数进行异或操作，得到中间结果pp(i+1)1；
根据中间结果pp(i+1)的31位选择中间结果pp(i+1)0或者中间结果pp(i+1)1，得到中间结果pp(i+2)作为相应选择组件的输出；其中，该选择组件模块的输入为中间结果pp1，该选择组件模块的输出为中间结果pp61，其中，第一个选择组件的第一个第二选择器的选择信号为被乘数rn的30位，30个选择组件的第一个第二选择器的选择信号不同；
三、选择后段：
对该选择组件模块的输出即中间结果pp61和乘数rm进行异或操作，得到中间结果pp610；
根据被乘数rn的0位，选择中间结果pp61或者中间结果pp610，得到伽罗瓦域乘的输出rs。
本发明通过择前段模块、选择组件模块和选择后段模块，每个模块又分别主要由选择器、乘法器以及异或电路三种简单的逻辑运算部件组成，使得电路更加的简洁鲜明，方便电路的管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。
附图说明
图1是本发明的实现伽罗瓦域乘法的装置的结构框图；
图2是图1中选择前段模块的结构示意图；
图3是图1中选择组件模块的其中一个选择组件的结构示意图；
图4是图1中选择后段模块的结构示意图；
图5是伽罗瓦域乘法指令功能框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施实例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明的实现伽罗瓦域乘法的装置包括选择前段模块1、选择组件模块2和选择后段模块3。三个模块分别由选择器、乘法器以及异或电路三种简单的逻辑运算部件组成。
如图2所示，选择前段模块1包括2个32位第一选择器(MUX)11、第一乘法器12和第一异或电路13。
其中一个第一选择器11根据被乘数rn的31位，选择乘数rm或者0，得到中间结果pp0。该第一乘法器12对中间结果pp0进行乘2操作，得到中间结果pp00。该第一异或电路13对中间结果pp00和伽罗瓦系数(GPLYC)进行异或操作，得到中间结果pp01。另一个第一选择器11根据中间结果pp0的31位选择中间结果pp00或者中间结果pp01，得到中间结果pp1作为该选择前段模块1的输出。
如图3所示，选择组件模块2包括30个选择组件20，每个选择组件20的电路完全相同且前后串接，前一个选择组件20输出作为后一个选择组件20的输入，每个选择组件20包括2个32位第二选择器21、1个第二乘法器22和2个第二异或电路23。
在同一个选择组件20中：其中一个第二异或电路23对前一级的中间结果ppi和乘数rm进行异或操作，得到中间结果ppi0，其中，i＝1，3，2n-1，…，61，n为正整数；其中一个第二选择器21根据选择信号，选择中间结果ppi或者中间结果ppi0，得到中间结果pp(i+1)；该第二乘法器22对中间结果pp(i+1)进行乘2操作，得到中间结果pp(i+1)0；另一个第二异或电路23对中间结果pp(i+1)0和伽罗瓦系数进行异或操作，得到中间结果pp(i+1)1；另一个第二选择器21根据中间结果pp(i+1)的31位选择中间结果pp(i+1)0或者中间结果pp(i+1)1，得到中间结果pp(i+2)作为相应选择组件的输出。该选择组件模块的输入为中间结果pp1，该选择组件模块的输出为中间结果pp61。
也就是说，选择组件20在整个伽罗瓦域乘法硬件实现中选择组件共有30个，每个选择组件20的电路完全相同。首先对上一级的中间结果pp1和乘数进行异或操作，得到中间结果pp10，第一个第二选择器21根据被乘数的30位，选择pp1或者pp10，得到中间结果pp2，对pp2进行乘2操作，得到中间结果pp20，然后对pp20和伽罗瓦系数(GPLYC)进行异或操作，得到中间结果pp21，最后，第二个第二选择器21根据pp2的31位选择中间结果pp20或者pp21，得到选择组件20的输出pp3，选择组件20一共有30个，其硬件实现完全相同，不同点是第一个选择的选择信号不同，最后一个选择组件输出为pp61。
如图4所示，选择后段模块3包括1个32位第三选择器31和1个第三异或电路32。该第三异或电路32对该选择组件模块3的输出即中间结果pp61和乘数rm进行异或操作，得到中间结果pp610。该第三选择器31根据被乘数rn的0位，选择中间结果pp61或者中间结果pp610，得到伽罗瓦域乘的输出rs。
请参阅图5，本发明的实现伽罗瓦域乘法的装置在应用时，其应用方法包括以下步骤：
一、选择前段：
其中一个第一选择器根据被乘数rn的31位，选择乘数rm或者0，得到中间结果pp0；
对中间结果pp0进行乘2操作，得到中间结果pp00；
对中间结果pp00和伽罗瓦系数进行异或操作，得到中间结果pp01；
根据中间结果pp0的31位选择中间结果pp00或者中间结果pp01，得到中间结果pp1作为选择前段的输出；
二、前后依次进行的若干中间段，在每个中间段中：
对前一级的中间结果ppi和乘数rm进行异或操作，得到中间结果ppi0，其中，i＝1，3，2n-1，…，61，n为正整数，其中一个第二选择器根据选择信号，选择中间结果ppi或者中间结果ppi0，得到中间结果pp(i+1)；
对中间结果pp(i+1)进行乘2操作，得到中间结果pp(i+1)0，另一个第二异或电路对中间结果pp(i+1)0和伽罗瓦系数进行异或操作，得到中间结果pp(i+1)1；
根据中间结果pp(i+1)的31位选择中间结果pp(i+1)0或者中间结果pp(i+1)1，得到中间结果pp(i+2)作为相应选择组件的输出；其中，该选择组件模块的输入为中间结果pp1，该选择组件模块的输出为中间结果pp61，其中，第一个选择组件的第一个第二选择器的选择信号为被乘数rn的30位，30个选择组件的第一个第二选择器的选择信号不同；
三、选择后段：
对该选择组件模块的输出即中间结果pp61和乘数rm进行异或操作，得到中间结果pp610；
根据被乘数rn的0位，选择中间结果pp61或者中间结果pp610，得到伽罗瓦域乘的输出rs。
综上所述，本发明所要解决的技术问题包括：
1.提供一种改进的模块化伽罗瓦域乘法的硬件实现系统；
2.提供一种利用简单逻辑电路取代复杂逻辑电路的同时提高系统性能的伽罗瓦域乘法硬件系统；
3.提供一种逐级关联执行伽罗瓦域乘法指令的方法。
本发明带来的技术效果是：本发明通过择前段模块1、选择组件模块和选择后段模块3，每个模块又分别主要由选择器、乘法器以及异或电路三种简单的逻辑运算部件组成，使得电路更加的简洁鲜明，方便电路的管理和优化，降低硬件实现以及电路开发的复杂性，达到了无需额外复杂电路同时提高性能的目的，同时减少存储消耗，在增加了处理效率同时降低了处理时间，减少了操作次数。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种实现伽罗瓦域乘法的装置，其特征在于：其包括：
选择前段模块，其包括2个32位第一选择器、1个第一乘法器和1个第一异或电路；其中一个第一选择器根据被乘数rn的31位，选择乘数rm或者0，得到中间结果pp0；该第一乘法器对中间结果pp0进行乘2操作，得到中间结果pp00；该第一异或电路对中间结果pp00和伽罗瓦系数进行异或操作，得到中间结果pp01；另一个第一选择器根据中间结果pp0的31位选择中间结果pp00或者中间结果pp01，得到中间结果pp1作为该选择前段模块的输出；
选择组件模块，其包括30个选择组件，每个选择组件的电路完全相同且前后串接，前一个选择组件输出作为后一个选择组件的输入，每个选择组件包括2个32位第二选择器、1个第二乘法器和2个第二异或电路，在同一个选择组件中：其中一个第二异或电路对前一级的中间结果ppi和乘数rm进行异或操作，得到中间结果ppi0，其中，i＝1，3，2n-1，…，61，n为正整数，其中一个第二选择器根据选择信号，选择中间结果ppi或者中间结果ppi0，得到中间结果pp(i+1)，该第二乘法器对中间结果pp(i+1)进行乘2操作，得到中间结果pp(i+1)0，另一个第二异或电路对中间结果pp(i+1)0和伽罗瓦系数进行异或操作，得到中间结果pp(i+1)1，另一个第二选择器根据中间结果pp(i+1)的31位选择中间结果pp(i+1)0或者中间结果pp(i+1)1，得到中间结果pp(i+2)作为相应选择组件的输出；其中，该选择组件模块的输入为中间结果pp1，该选择组件模块的输出为中间结果pp61，其中，第一个选择组件的第一个第二选择器的选择信号为被乘数rn的30位，30个选择组件的第一个第二选择器的选择信号不同；
选择后段模块，其包括1个32位第三选择器和1个第三异或电路，该第三异或电路对该选择组件模块的输出即中间结果pp61和乘数rm进行异或操作，得到中间结果pp610，该第三选择器根据被乘数rn的0位，选择中间结果pp61或者中间结果pp610，得到伽罗瓦域乘的输出rs。
2.一种如权利要求1所述的实现伽罗瓦域乘法的装置的应用方法，其特征在于：该应用方法包括以下步骤：
一、选择前段：
其中一个第一选择器根据被乘数rn的31位，选择乘数rm或者0，得到中间结果pp0；
对中间结果pp0进行乘2操作，得到中间结果pp00；
对中间结果pp00和伽罗瓦系数进行异或操作，得到中间结果pp01；
根据中间结果pp0的31位选择中间结果pp00或者中间结果pp01，得到中间结果pp1作为选择前段的输出；
二、前后依次进行的若干中间段，在每个中间段中：
对前一级的中间结果ppi和乘数rm进行异或操作，得到中间结果ppi0，其中，i＝1，3，2n-1，…，61，n为正整数，其中一个第二选择器根据选择信号，选择中间结果ppi或者中间结果ppi0，得到中间结果pp(i+1)；
对中间结果pp(i+1)进行乘2操作，得到中间结果pp(i+1)0，另一个第二异或电路对中间结果pp(i+1)0和伽罗瓦系数进行异或操作，得到中间结果pp(i+1)1；
根据中间结果pp(i+1)的31位选择中间结果pp(i+1)0或者中间结果pp(i+1)1，得到中间结果pp(i+2)作为相应选择组件的输出；其中，该选择组件模块的输入为中间结果pp1，该选择组件模块的输出为中间结果pp61，其中，第一个选择组件的第一个第二选择器的选择信号为被乘数rn的30位，30个选择组件的第一个第二选择器的选择信号不同；
三、选择后段：
对该选择组件模块的输出即中间结果pp61和乘数rm进行异或操作，得到中间结果pp610；
根据被乘数rn的0位，选择中间结果pp61或者中间结果pp610，得到伽罗瓦域乘的输出rs。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106201433B (zh) * 2016-07-10 2019-01-11 北京工业大学 一种基于rs码的有限域乘法器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1338677A (zh) * 2000-08-11 2002-03-06 阿尔卑斯电气株式会社 运算处理装置
CN1589429A (zh) * 2001-11-30 2005-03-02 阿纳洛格装置公司 伽罗瓦域乘法器系统
CN101650644A (zh) * 2009-04-10 2010-02-17 北京邮电大学 一种伽罗华域乘法器实现装置
CN102084335A (zh) * 2008-05-12 2011-06-01 阿斯奔收购公司 任意伽罗瓦域算术在可编程处理器上的实施
TW201416970A (zh) * 2012-10-26 2014-05-01 Univ Chien Hsin Sci & Tech 具奇數型態之低複雜度高斯正規基底乘法器
CN103870239A (zh) * 2012-12-07 2014-06-18 北京兆易创新科技股份有限公司 一种生成伽罗华域乘法器电路的方法及装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7607068B2 (en) * 2006-08-31 2009-10-20 Intel Corporation Apparatus and method for generating a Galois-field syndrome
RU2011107568A (ru) * 2011-03-01 2012-09-10 ЭлЭсАй Корпорейшн (US) Устройство (варианты) и способ генерирования конструкции комбинационного умножителя конечного поля малой глубины

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1338677A (zh) * 2000-08-11 2002-03-06 阿尔卑斯电气株式会社 运算处理装置
CN1589429A (zh) * 2001-11-30 2005-03-02 阿纳洛格装置公司 伽罗瓦域乘法器系统
CN102084335A (zh) * 2008-05-12 2011-06-01 阿斯奔收购公司 任意伽罗瓦域算术在可编程处理器上的实施
CN101650644A (zh) * 2009-04-10 2010-02-17 北京邮电大学 一种伽罗华域乘法器实现装置
TW201416970A (zh) * 2012-10-26 2014-05-01 Univ Chien Hsin Sci & Tech 具奇數型態之低複雜度高斯正規基底乘法器
CN103870239A (zh) * 2012-12-07 2014-06-18 北京兆易创新科技股份有限公司 一种生成伽罗华域乘法器电路的方法及装置

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"An efficient reconfigurable multiplier architecture for galois field GF(2m)";P.Kitsos etal;《Microelectronics journal》;20031031;第34卷(第10期);第975-980页 *
"伽罗华域GF(2m)乘法器研究及实现";毛泽湘;《中国优秀硕士学位论文全文数据库 信息科技辑》;20110915(第9期);第I137-14页 *
"可配置有限域运算单元设计技术研究";秦帆;《中国优秀硕士学位论文全文数据库 信息科技辑》;20100715(第7期);第I137-26页 *
"异或逻辑性质及伽罗瓦域算数运算的逻辑实现";王世昌;《光学精密工程》;19960831;第4卷(第4期);第125-129页 *

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