CN1589429A - 伽罗瓦域乘法器系统 - Google Patents

伽罗瓦域乘法器系统 Download PDF

Info

Publication number
CN1589429A
CN1589429A CN02822858.8A CN02822858A CN1589429A CN 1589429 A CN1589429 A CN 1589429A CN 02822858 A CN02822858 A CN 02822858A CN 1589429 A CN1589429 A CN 1589429A
Authority
CN
China
Prior art keywords
galois field
circuit
multiplier
galois
multiplication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02822858.8A
Other languages
English (en)
Other versions
CN1589429B (zh
Inventor
约瑟夫·斯坦
海姆·普利莫
乔舒亚·A·卡布罗特斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN1589429A publication Critical patent/CN1589429A/zh
Application granted granted Critical
Publication of CN1589429B publication Critical patent/CN1589429B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/158—Finite field arithmetic processing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/724—Finite field arithmetic

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Probability & Statistics with Applications (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Complex Calculations (AREA)

Abstract

一种伽罗瓦域乘法器系统(10)包括：用于将在伽罗瓦域上两个具有系数的多项式相乘以得到其乘积的乘法器电路(12)；响应该乘法器电路，用于预测多项式乘积对不可约的多项式的模余数的伽罗瓦域线性变换器电路(18)；以及用于向该伽罗瓦域线性变换器电路提供一组系数以预测对预定不可约多项式的模余数的存储电路(20)。

Description

伽罗瓦域乘法器系统
技术领域
本发明涉及一种伽罗瓦(Galois)域乘法器系统。
相关申请
本申请涉及Stein等人于2002年1月18日提交的名称为“伽罗瓦域线性变换器”的美国申请，该美国申请要求Stein等人于2001年11月30日提交的名为“GF2-ALU”的临时申请60/334,662的优先权。本申请要求Stein等人于2001年11月30日提交的名为“并行伽罗瓦域乘法器”的临时申请的优先权。
背景技术
伽罗瓦域(GF)中具有系数的多项式的乘法被广泛使用在通信系统中用于Reed Solomon(RS)编码，并被广泛用于高级加密标准(AES)中。对于传统数字信号处理器(DSP)，执行伽罗瓦域乘法是困难且耗时的。对有限冲激响应(FIR)滤波和其它乘法累加(MAC)强化运算，DSP被优化，但DSP不能有效地处理伽罗瓦域类型的运算。一种方法是利用一次处理一位的线性反馈移位寄存器(LFSR)在伽罗瓦域上使用直接多项式乘法和除法。这是非常慢的处理过程。例如，在用于位速率达到每秒40兆位的AES类型应用的宽带通信中，会有高达每秒5百万次(MPS)GF乘法，且每一次乘法可能要求许多(诸如60-100)次的运算。另一种方法是使用查表来执行伽罗瓦域乘法。典型地，这种方法要求10-20或更多次循环，这对于5mps导致稍微少一些但仍然是非常大量的运算，如20×5＝100mps或更多。Reed-Solomon(里德-索罗门)码作为对宽带网络的优选的错误控制编码方案而被广泛接受。因为给系统设计者提供了基于信道条件对数据带宽和想要的纠错能力进行权衡的独特灵活性，Reed-Solomon编码器和译码器的可编程实现是有吸引力的解决方案。Reed-Solomon译码的第一个步骤是并发位的计算。并发位在形式上能够被定义为Si＝R modG，其中i＝(0，1...15)。接收到的码字可以以多项式形式表示为Ri＝r0XN-1+r1XN-2+...rN-1，其中接收到的字的长度为N。可以看出，计算并发位等于在伽罗瓦域上以如由生成多项式的i次方根的j次方定义的根进行多项式赋值。对于在Reed-Solomon算法中的每一个接收到的字，要计算16个并发位，这就使得运算次数增至16倍而达到每秒1.6千兆次运算——在目前的微处理器上不能实现。使用直接乘法代替查表使运算速率提高到每秒6.4千兆次运算。随着通信领域的扩张和对通信数据的加密要求，对伽罗瓦域乘法的需要正显著地增加。这就使问题进一步变复杂，因为每一个领域——错误检查、加密——需要在基于不同查表组要求而不同的伽罗瓦域上的伽罗瓦域乘法。
发明内容
因此，本发明的一个目的在于提供一种新的改进的伽罗瓦域乘法器系统。
本发明的另一个目的是提供一种比当前的查表和线性反馈移位寄存器(LFSR)实现方式快得多的新的改进的伽罗瓦域乘法器系统。
本发明的又一个目的是提供一种减少所需的存储量的新的改进的伽罗瓦域乘法器系统。
本发明的再一个目的是提供一种显著地减少每秒所需的运算次数的新的改进的伽罗瓦域乘法器系统。
本发明还有一个目的是提供一种能够减少所需的操作到一个循环的一小部分的新的改进的伽罗瓦域乘法器系统。
本发明起因于实现了：通过在一个循环中的两个步骤进行超过一次的伽罗瓦域乘法来实现伽罗瓦域乘法，第一步，在伽罗瓦域上两个具有系数的多项式相乘得到乘积，第二，所得到的乘积除以预定的不可约的多项式得到模余数；还实现了：一种能实现伽罗瓦域乘法的系统，其中包括响应相乘的乘积来预测模余数的伽罗瓦域线性变换器电路，以及向伽罗瓦域线性变换器电路提供一组系数用于预测对预定的不可约多项式的模余数的存储电路。
本发明的伽罗瓦域乘法器系统的特征在于包括：用于将在伽罗瓦域上两个具有系数的多项式相乘以得到其乘积的乘法器电路；和响应乘法器电路用于预测多项式乘积对不可约多项式的模余数的伽罗瓦域线性变换器电路。一个存储电路向伽罗瓦域线性变换器电路提供一组系数，以预测对预定的不可约多项式的模余数。
在一种优选的实施方式中，伽罗瓦域线性变换器电路用不可约多项式除多项式乘积以得到模余数。乘法器电路可包括用于多项式乘积的每一项以实现伽罗瓦乘法的与逻辑电路。乘法器电路可包括用于多项式乘积的项的每一对以实现伽罗瓦加法的异或逻辑电路。伽罗瓦域线性变换器电路可包括伽罗瓦域线性变换器，该伽罗瓦域线性变换器包括响应在一个或多个位流中的多个输入位并具有提供那些位的伽罗瓦域线性变换的多个输出的矩阵。该矩阵可包括多个元件，每一个元件包括异或逻辑电路和与逻辑电路，该与逻辑电路有连接到异或逻辑电路的输出和连接到输入位之一的输入。伽罗瓦域线性变换器电路可包括多个伽罗瓦域变换器单元，且存储电路可向这些伽罗瓦域变换器单元并行提供系数。伽罗瓦域线性变换器电路可包括与伽罗瓦域线性变换器单元一一关联的多个存储单元。其中，存储电路向与逻辑电路提供输入，用于设置矩阵，以便在单次循环中得到各输入的多循环伽罗瓦域线性变换。
附图说明
从下面的对优选实施方式和附图的描述中，其它的目的、特征和优点对那些本领域技术人员来说是显而易见的，其中：
图1是根据本发明的伽罗瓦域乘法器系统的示意框图；
图1A是图1的伽罗瓦域线性变换器单元的示意图，示出了为得到预测结果对其元件和那些相关联的存储元件的设计。
图2是用于图1的乘法器电路的使具有GF(2n)中系数的多项式相乘的多项式乘法器元件的示意图；
图3是用于图1的存储电路的存储器件的示意图；
图4是图1的伽罗瓦域线性变换器电路的元件的示意图；
图4A是不使用特定的“与”门实现逻辑“与”功能的一种伽罗瓦域线性变换器单元元件的可选结构的示意图；
图5是根据本发明的与数字信号处理器(DSP)关联的伽罗瓦域乘法器系统的示意图；以及
图6是根据本发明的与GF算术逻辑单元整体形成的伽罗瓦域乘法器系统的示意框图。
优选实施方式
伽罗瓦域GF(n)是能够执行两个二元运算的元素的集合。加法和乘法必须满足交换律、结合律和分配律。具有有限个数元素的域是有限域。一个二元域的例子是在模2加法和模2乘法下的集合{0，1}，表示为GF(2).在下图示出的表中定义模2加法和乘法运算。第一行和第一列表示给伽罗瓦域加法器和乘法器的输入。例如，1+1＝0和1*1＝1。
模2加法(异或)
    +     0     1
    0     0     1
    1     1     0
模2乘法(与)
    *     0     1
    0     0     0
    1     0     1
一般来说，如果p是任意的素数，则可以证明GF(p)是具有p个元素的有限域，GF(pm)是具有pm个元素的扩张域。另外，域的不同元素能够通过将一个域元素α提升到不同的幂而被生成为元素α的不同幂。例如GF(256)有256个元素，能够通过提升本原元素α到256个不同的幂来生成所有元素。
另外，其系数是二进制数的多项式属于GF(2)。对于一个次数为m的在GF(2)上的多项式，如果它不能被次数小于m但大于0的在GF(2)上的任何多项式除尽，则称它是不可约的。多项式F(X)＝X2+X+1是一个不可约多项式，因为它不能被X或X+1中的任一个除尽。能除尽X2m-1+1的次数为m的不可约多项式被认为是本原多项式。对给定的m，可能有超过一个的本原多项式。在大多数的通信标准中经常使用的对m＝8的本原多项式的一个例子是F(X)＝X8+X4+X3+X2+X+1。
伽罗瓦域加法以软件容易实现，因为它与模加法相同。例如，如果29和16是在GF(28)中的两个元素，那么它们的加法可作为一次异或运算简单完成，即：29(11101)16(10000)＝13(01101)。
另一方面，伽罗瓦域乘法更复杂一点，如下面例子所示，通过重复本原元素α的乘法，计算GF(24)的所有元素。为生成GF(24)的域元素，选择一个次数m＝4的本原多项式G(x)，如G(x)＝X4+X+1。为了使乘法为求模运算，以便乘法的结果仍然是该域的元素，使用下面的恒等式F(α)＝α4+α+1＝0，使任一具有第5位组的元素变为4位结果。通过设置α4＝1+α，重复使用该恒等式来形成域中的不同的元素。由此域中的元素能够如下列举：
{0，1，α，α2，α3，1+α，α+α2，α2+α3，1+α+α3，...，1+α3}因为α是GF(24)的本原元素，能够被设置为2来生成GF(24)的域元素为{0，1，2，3，4，8，3，6，7，12，11...9}。
可以看到，伽罗瓦域多项式乘法能够在两个基本步骤中实现。第一步是多项式乘积c(x)＝a(x)*b(x)的计算，该乘积被代数展开，相同的幂被汇集(加法对应于相应的项之间的异或运算)以给出c(x)。
例如：c(x)＝(a3x3+a2x2+a1x1+a0)*(b3x3+b2x3+b1x1+b0)
      c(x)＝c6x6+c5x5+c4x4+c3x3+c2x2+c1x1+c0，其中：
表I
c0＝a0*b0
c1＝a1*b0a0*b1
c2＝a2*b0a1*b1a0*b2
c3＝a3*b0a2*b1a1*b2a0*b3
c4＝a3*b1a2*b2a1*b3
c5＝a3*b2a2*b3
c6＝a3*b3
第二步是计算d(x)＝c(x)模p(x)。
为了说明，执行多项式相乘对不可约多项式求模的乘法。例如：(如果m(x)＝x8+x4+x3+x+1)
{57}*{83}＝{c1}因为，
第一步
(x6+x4+x2x+1)+(x7+x+1)＝x13x11x9x8x7
                              x7x5x3x2x
                              x6x4x2xx
                            ＝x13x11x9x8x6x5x4x31
第二步
x13+x11+x9+x8+x6+x5+x4+x3+1模(x8+x4+x3+x+1)
＝x7+x6+1
图1所示关于本方法的一种改进的伽罗瓦域乘法器系统10包括乘法器电路12，该乘法器电路12用于将两个具有在伽罗瓦域上的系数的多项式即在R1寄存器14中的多项式x0-x7和在R0寄存器16中的多项式y0-y7相乘以得到其乘积。乘法器电路12实际包括多个乘法器元件12a，12b，12c...12n。
每一项包括一个以*表示的与功能，每一对项由以表示的逻辑异或结合。如表I中表示的该乘积被提交给伽罗瓦域线性变换器电路18，该伽罗瓦域线性变换器电路18可包括多个伽罗瓦域线性变换器单元18a，18b，18c，...18n，每个伽罗瓦域线性变换器单元由15×8个元件35组成，元件35响应由乘法器电路12产生的乘积以预测该多项式乘积对预定的不可约的多项式的模余数。x0，y0在单元18a中，x1，y1在单元18b中，x2，y2在单元18c中以及xn，yn在单元18n中执行相乘。这种独特的伽罗瓦域线性变换器电路和其每一个变换器单元的操作在Stein等人的名为“伽罗瓦域线性变换器”的美国专利申请中解释，其全部内容在此引作参考。每一个伽罗瓦域线性变换器单元通过将多项式乘积除以一个不可约多项式来预测模余数。该不可约多项式可以是例如表II中示出的任一个。
表II
：GF(21)
0x3(x+1)
：GF(22)
0x7(x2+x+1)
：GF(23)
0xB(x3+x+1)
0xD(x3+x2+1)
：GF(24)
0x13(x4+x+1)
0x19(x4+x3+1)
：GF(25)
0x25(x5+x2+1)
0x29(x5+x3+1)
0x2F(x5+x3+x2+x+1)
0x37(x5+x4+x2+x+1)
0x3B(x5+x4+x3+x+1)
0x3D(x5+x4+x3+x2+1)
：GF(26)
0x43(x6+x+1)
0x5B(x6+x4+x3+x+1)
0x61(x6+x5+1)
0x67(x6+x5+x2+x+1)
0x6D(x6+x5+x3+x2+1)
0x73(x6+x5+x4+x+1)
：GF(27)
0x83(x7+x+1)
0x89(x7+x3+1)
0x8F(x7+x3+x2+x+1)
0x91(x7+x4+1)
0x9D(x7+x4+x3+x2+1)
0xA7(x7+x5+x2+x+1)
0xAB(x7+x5+x3+x+1)
0xB9(x7+x5+x4+x3+1)
0xBF(x7+x5+x4+x3+x2+x+1)
0xC1(x7+x6+1)
0xCB(x7+x6+x3+x+1)
0xD3(x7+x6+x4+x+1)
0xE5(x7+x6+x5+x2+1)
0xF1(x7+x6+x5+x4+1)
0xF7(x7+x6+x5+x4+x2+x+1)
0xFD(x7+x6+x5+x4+x3+x2+1)
：GF(28)
0x11D(x8+x4+x3+x2+1)
0x12B(x8+x5+x3+x+1)
0x12D(x8+x5+x3+x2+1)
0x14D(x8+x6+x3+x2+1)
0x15F(x8+x6+x4+x3+x2+x+1)
0x163(x8+x6+x5+x+1)
0x165(x8+x6+x5+x2+1)
0x169(x8+x6+x5+x3+1)
0x171(x8+x6+x5+x4+1)
0x187(x8+x7+x2+x+1)
0x18D(x8+x7+x3+x2+1)
0x1A9(x8+x7+x5+x3+1)
0x1C3(x8+x7+x6+x+1)
0x1CF(x8+x7+x5+x3+x2+x+1)
0x1E7(x8+x7+x6+x5+x2+x+1)
0x1F5(x8+x7+x5+x4+x2+1)
该伽罗瓦域乘法器表示了GF(28)能够用所有的幂28和较小的幂执行的场合，如表II中所示。对更低阶的多项式而言，高于所选幂的系数会是0，例如，如果执行GF(25)，在GF(25)和GF(28)之间的系数将等于0。那么，不会在该级之上进行预测。
对这一特定的实例，选择在组GF MUL 8中的0x11D作为不可约或本原多项式。存储电路20向伽罗瓦域线性变换器电路提供一组系数用于预测对该特定的本原或不可约多项式的模余数。对具有本原多项式0x11D的伽罗瓦域GF(28)，存储电路20生成如图1A所示的矩阵设置值，其中每一线交叉例如22表示线性变换器单元18a，18b，...18n的一个元件35。每一个放大的圆点24表示因在存储电路20中的关联存储元件26中存在1而被启用的一个元件。在纵列28中示出的是为产生在不可约多项式的求模运算的一个循环中的预测而提供适当的1的模式的电路20的存储元件26的设计。图1A中所示的矩阵是一个15个输入和8个输出的阵列。8个输出表示一个字节，15个输入c0-c14比模少1个以保持结果在8位域中。
根据本发明的GF乘法的一个实例如下显示：
   在GF()乘法之前；    在GF()乘法之后；
   多项式0x11d         多项式0x11d
   45 23 00 01h        45 23 00 01h
GF()              GF()
  57 34 00 01h        57 34 00 01h
  xx xx xx xxh         72 92 00 01h
如图2所示，多项式乘法器电路12的每一个元件29包括多个同多项式乘积的每一项一一对应的与门30，和同多项式乘积中的项的每一对一一对应的异或门32。与门30执行乘法，而异或门32实现加法。每一个元件35接收来自前一个元件的输入I，并向下一个元件提供输出。第一个元件的输入接地。如图3所示，存储电路20的每一个元件33包括一个触发器34，该触发器34有一个数据输入D、一个Wr时钟输入Clk、和一个使能输出Q。伽罗瓦域线性变换器电路和伽罗瓦域线性变换器电路的每一个单元的每一个元件包括图4所示元件35，该元件35有一个与门36和一个异或门38。如也在Stein等人于2002年1月18日提交的名为“伽罗瓦域线性变换器”的美国申请(其全部内容在此引作参考)中说明的一样，在每一个元件29、33和35中所示具体的实现方式并不是对本发明的限制。例如存储器件33不需要通过触发器，也能使用任意其它的存储器件实现。在图2和4中元件29和35分别需要与功能和异或功能，但它们可以有许多不需要特定的异或门或与门的其它途径来实现，只要它们是在布尔判断中有同异或门和与门一样的功能的逻辑电路即可。例如，与功能可以不用特定的与门，而使用图4A的执行与功能的2:1输入复用器37来实现。
伽罗瓦域线性变换器电路18被实施为在诸如图5的数字信号处理器DSP40的可编程逻辑器件或实现为集成电路的通用微处理器内的功能单元。该功能单元通过在总线42和44上向该单元提供适当的操作数的处理器指令进行操作。以伽罗瓦域线性变换器电路18用作算术逻辑单元48本身的一部分的方式，使用片上数据寄存器46来实现提供给该单元和来自该单元的数据流。伽罗瓦域线性变换器电路18和乘法器电路12与算术逻辑单元48的结合允许更通用的功能，使伽罗瓦域乘法系统可以在甚至除检错和加密之外的允许多种不同的算法实现的其它传统运算中执行。有两个原因使得使用单个存储电路20来设置在伽罗瓦域线性变换器单元18a，18b，...18n中每一个中的值是有利的：节省硬件和允许在一次操作中在一个循环中同时设置所有的值。这对在输入信号上有限制的场合特定有用。例如，当输入被限制在每循环32字节的情况下，要使用多次循环来依次加载每一个单元18a-18n，然而，通过本发明可以预期，只要需要，分离的存储器件20a，20b，20c，...20n能够与各个伽罗瓦域线性变换器单元18a，18b，18c，...18n关联。
除了仅仅关联算术逻辑单元以外，如图6所示，伽罗瓦域线性变换器电路18实际上可使用算术逻辑单元的一部分。即，部分18′a，18′b，18′c，...18′n可以由算术逻辑电路48′的部分48′a，48′b，48′c，...48′n形成。
尽管本发明的具体的特征在一些附图中有示出，而在其它附图中没有示出，但这只是为了方便，根据本发明，每一个特征可以与其它任意或所有的特征相结合。其中使用的单词“包括”、“包含”、“具有”和“带有”应做宽广和全面的理解，并不限于任何物理互连。此外，在本发明中公开的任何实施方式不应认为是仅有的可能方式。
其它实施方式对那些本领域技术人员来说是显而易见的，并包含在随后的权利要求书中。

Claims (7)

1.一种伽罗瓦域乘法器系统，包括：
乘法器电路，用于将在伽罗瓦域上两个具有系数的多项式相乘以得到其乘积；
伽罗瓦域线性变换器电路，响应所述乘法器电路，用于预测该多项式乘积对一个不可约多项式的模余数；以及
存储电路，用于向所述伽罗瓦域线性变换器电路提供一组系数，以预测对预定的不可约多项式的模余数。
2.根据权利要求1所述的伽罗瓦域乘法器系统，其中：所述伽罗瓦域线性变换器电路用所述不可约多项式除所述多项式乘积，以得到所述模余数。
3.根据权利要求1所述的伽罗瓦域乘法器系统，其中：所述乘法器电路包括用于所述多项式乘积的每一项以实现伽罗瓦乘法的与逻辑电路。
4.根据权利要求1所述的伽罗瓦域乘法器系统，其中：所述乘法器电路包括用于所述多项式乘积的项的每一对以实现伽罗瓦加法的异或逻辑电路。
5.根据权利要求1所述的伽罗瓦域乘法器系统，其中：所述伽罗瓦域线性变换器电路包括响应在一个或多个位流中的多个输入位并具有用于提供那些位的伽罗瓦域线性变换的多个输出的矩阵；所述矩阵包括多个元件，每一个元件包括异或逻辑电路和与逻辑电路，该与逻辑电路具有连接到该异或逻辑电路的输出和连接到所述输入位之一的输入，所述存储电路提供所述一组系数用于设置该矩阵，以在单次循环中获得各输入的多循环伽罗瓦域线性变换。
6.根据权利要求1所述的伽罗瓦域乘法器系统，其中：所述伽罗瓦域线性变换器包括多个伽罗瓦域变换器单元，且所述存储电路向所述各伽罗瓦域变换器单元并行提供所述系数。
7.根据权利要求1所述的伽罗瓦域乘法器系统，其中：所述伽罗瓦域线性变换器包括多个伽罗瓦域变换器单元，且所述存储电路包括与所述伽罗瓦域线性变换器单元一一关联的多个存储单元。
CN02822858.8A 2001-11-30 2002-11-18 伽罗瓦域乘法器系统 Expired - Fee Related CN1589429B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US33451001P 2001-11-30 2001-11-30
US60/334,510 2001-11-30
US10/060,699 2002-01-30
US10/060,699 US6766345B2 (en) 2001-11-30 2002-01-30 Galois field multiplier system
PCT/US2002/037324 WO2003048918A1 (en) 2001-11-30 2002-11-18 Galois field multiplier system

Publications (2)

Publication Number Publication Date
CN1589429A true CN1589429A (zh) 2005-03-02
CN1589429B CN1589429B (zh) 2010-05-26

Family

ID=26740251

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02822858.8A Expired - Fee Related CN1589429B (zh) 2001-11-30 2002-11-18 伽罗瓦域乘法器系统

Country Status (7)

Country Link
US (1) US6766345B2 (zh)
EP (1) EP1449063B1 (zh)
JP (1) JP4460047B2 (zh)
CN (1) CN1589429B (zh)
AT (1) ATE459913T1 (zh)
DE (1) DE60235570D1 (zh)
WO (1) WO2003048918A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226492B (zh) * 2007-01-19 2010-06-02 富士通株式会社 Raid系统和伽罗瓦域乘积计算方法
CN101095102B (zh) * 2004-11-22 2010-08-04 阿纳洛格装置公司 压缩伽罗瓦域计算系统
CN101335741B (zh) * 2007-06-28 2011-04-27 财团法人工业技术研究院 认证加密的迦罗瓦计数模式中赫序运算的加速方法与装置
CN102084335A (zh) * 2008-05-12 2011-06-01 阿斯奔收购公司 任意伽罗瓦域算术在可编程处理器上的实施
CN101650644B (zh) * 2009-04-10 2012-07-04 北京邮电大学 一种伽罗华域乘法器实现装置
CN104407837A (zh) * 2014-12-16 2015-03-11 中国电子科技集团公司第三十八研究所 一种实现伽罗瓦域乘法的装置及其应用方法
CN106066784A (zh) * 2015-04-23 2016-11-02 阿尔特拉公司 用于实现伽罗华域约简的电路和方法
CN106533452A (zh) * 2016-11-14 2017-03-22 中国电子科技集团公司第五十四研究所 一种多进制ldpc编码方法及编码器
CN107728993A (zh) * 2017-11-03 2018-02-23 深圳职业技术学院 一种基于全一不可约多项式的有限域乘法器

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7082452B2 (en) * 2001-11-30 2006-07-25 Analog Devices, Inc. Galois field multiply/multiply-add/multiply accumulate
US7269615B2 (en) * 2001-12-18 2007-09-11 Analog Devices, Inc. Reconfigurable input Galois field linear transformer system
US7283628B2 (en) * 2001-11-30 2007-10-16 Analog Devices, Inc. Programmable data encryption engine
US7177891B2 (en) * 2002-10-09 2007-02-13 Analog Devices, Inc. Compact Galois field multiplier engine
US7895253B2 (en) * 2001-11-30 2011-02-22 Analog Devices, Inc. Compound Galois field engine and Galois field divider and square root engine and method
EP1456994B1 (en) 2001-12-18 2018-02-07 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
US7508937B2 (en) * 2001-12-18 2009-03-24 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
DE10164416A1 (de) * 2001-12-29 2003-07-10 Philips Intellectual Property Verfahren zum Multiplizieren zweier Faktoren aus dem Galois-Feld sowie Multiplizierer zum Durchführen des Verfahrens
US7000090B2 (en) * 2002-01-21 2006-02-14 Analog Devices, Inc. Center focused single instruction multiple data (SIMD) array system
US6941446B2 (en) * 2002-01-21 2005-09-06 Analog Devices, Inc. Single instruction multiple data array cell
US6865661B2 (en) * 2002-01-21 2005-03-08 Analog Devices, Inc. Reconfigurable single instruction multiple data array
US7346159B2 (en) * 2002-05-01 2008-03-18 Sun Microsystems, Inc. Generic modular multiplier using partial reduction
US7401109B2 (en) * 2002-08-06 2008-07-15 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Multiplication of multi-precision numbers having a size of a power of two
US7447310B2 (en) * 2002-08-06 2008-11-04 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Lean multiplication of multi-precision numbers over GF(2m)
US20040117601A1 (en) * 2002-12-12 2004-06-17 Spracklen Lawrence A General-purpose processor that can rapidly perform binary polynomial arithmetic operations
US7865806B2 (en) * 2006-03-03 2011-01-04 Peter Lablans Methods and apparatus in finite field polynomial implementations
US7421076B2 (en) * 2003-09-17 2008-09-02 Analog Devices, Inc. Advanced encryption standard (AES) engine with real time S-box generation
CN1333331C (zh) * 2004-01-29 2007-08-22 海信集团有限公司 8位模多项式乘法器电路
JP4821613B2 (ja) * 2004-12-15 2011-11-24 日本電気株式会社 誤り訂正符号化装置及びそれに用いる誤り訂正符号化方法
KR100622128B1 (ko) * 2004-12-17 2006-09-19 한국전자통신연구원 병렬 처리 축소 키 생성기
DE102005028662B4 (de) * 2005-03-04 2022-06-02 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Verfahren und Vorrichtung zum Berechnen einer Polynom-Multiplikation, insbesondere für die elliptische Kurven-Kryptographie
JP4317860B2 (ja) 2006-08-30 2009-08-19 株式会社日立コミュニケーションテクノロジー 光集線装置および光加入者装置
US8024391B2 (en) * 2006-11-06 2011-09-20 Atmel Rousset S.A.S. Modular multiplication method with precomputation using one known operand
JP4313391B2 (ja) 2006-12-13 2009-08-12 株式会社日立コミュニケーションテクノロジー 光集線装置および光加入者装置
DE102007002230A1 (de) * 2007-01-10 2008-07-17 Benecke-Kaliko Ag Thermoplastische Folie
US8312551B2 (en) * 2007-02-15 2012-11-13 Harris Corporation Low level sequence as an anti-tamper Mechanism
US7937427B2 (en) * 2007-04-19 2011-05-03 Harris Corporation Digital generation of a chaotic numerical sequence
US7921145B2 (en) * 2007-05-22 2011-04-05 Harris Corporation Extending a repetition period of a random sequence
US8611530B2 (en) * 2007-05-22 2013-12-17 Harris Corporation Encryption via induced unweighted errors
US7995757B2 (en) * 2007-05-31 2011-08-09 Harris Corporation Closed galois field combination
US7962540B2 (en) * 2007-06-07 2011-06-14 Harris Corporation Mixed radix number generator with chosen statistical artifacts
US7970809B2 (en) * 2007-06-07 2011-06-28 Harris Corporation Mixed radix conversion with a priori defined statistical artifacts
US7974413B2 (en) * 2007-06-07 2011-07-05 Harris Corporation Spread spectrum communications system and method utilizing chaotic sequence
US8005221B2 (en) * 2007-08-01 2011-08-23 Harris Corporation Chaotic spread spectrum communications system receiver
US20090077153A1 (en) * 2007-09-14 2009-03-19 Cswitch Corporation Reconfigurable arithmetic unit
US20090077145A1 (en) * 2007-09-14 2009-03-19 Cswitch Corporation Reconfigurable arithmetic unit
US7995749B2 (en) * 2007-10-30 2011-08-09 Harris Corporation Cryptographic system configured for extending a repetition period of a random sequence
US8478809B2 (en) * 2007-12-15 2013-07-02 Intel Corporation Method and apparatus for multiplying polynomials with a prime number of terms
US8099655B1 (en) 2007-12-20 2012-01-17 Pmc-Sierra Us, Inc. Galois field multiplier system and method
US8923510B2 (en) * 2007-12-28 2014-12-30 Intel Corporation Method and apparatus for efficiently implementing the advanced encryption standard
US8180055B2 (en) * 2008-02-05 2012-05-15 Harris Corporation Cryptographic system incorporating a digitally generated chaotic numerical sequence
US8363830B2 (en) * 2008-02-07 2013-01-29 Harris Corporation Cryptographic system configured to perform a mixed radix conversion with a priori defined statistical artifacts
US8040937B2 (en) * 2008-03-26 2011-10-18 Harris Corporation Selective noise cancellation of a spread spectrum signal
US8139764B2 (en) * 2008-05-06 2012-03-20 Harris Corporation Closed galois field cryptographic system
US8320557B2 (en) * 2008-05-08 2012-11-27 Harris Corporation Cryptographic system including a mixed radix number generator with chosen statistical artifacts
US8145692B2 (en) * 2008-05-29 2012-03-27 Harris Corporation Digital generation of an accelerated or decelerated chaotic numerical sequence
US8064552B2 (en) * 2008-06-02 2011-11-22 Harris Corporation Adaptive correlation
US8068571B2 (en) * 2008-06-12 2011-11-29 Harris Corporation Featureless coherent chaotic amplitude modulation
US8325702B2 (en) 2008-08-29 2012-12-04 Harris Corporation Multi-tier ad-hoc network in which at least two types of non-interfering waveforms are communicated during a timeslot
US8165065B2 (en) 2008-10-09 2012-04-24 Harris Corporation Ad-hoc network acquisition using chaotic sequence spread waveform
US8406276B2 (en) * 2008-12-29 2013-03-26 Harris Corporation Communications system employing orthogonal chaotic spreading codes
US8351484B2 (en) * 2008-12-29 2013-01-08 Harris Corporation Communications system employing chaotic spreading codes with static offsets
US8280040B2 (en) * 2009-02-04 2012-10-02 Globalfoundries Inc. Processor instructions for improved AES encryption and decryption
US8457077B2 (en) * 2009-03-03 2013-06-04 Harris Corporation Communications system employing orthogonal chaotic spreading codes
US8509284B2 (en) * 2009-06-08 2013-08-13 Harris Corporation Symbol duration dithering for secured chaotic communications
US8428102B2 (en) * 2009-06-08 2013-04-23 Harris Corporation Continuous time chaos dithering
US8428103B2 (en) * 2009-06-10 2013-04-23 Harris Corporation Discrete time chaos dithering
US8363700B2 (en) 2009-07-01 2013-01-29 Harris Corporation Rake receiver for spread spectrum chaotic communications systems
US8379689B2 (en) * 2009-07-01 2013-02-19 Harris Corporation Anti-jam communications having selectively variable peak-to-average power ratio including a chaotic constant amplitude zero autocorrelation waveform
US8406352B2 (en) * 2009-07-01 2013-03-26 Harris Corporation Symbol estimation for chaotic spread spectrum signal
US8428104B2 (en) 2009-07-01 2013-04-23 Harris Corporation Permission-based multiple access communications systems
US8385385B2 (en) * 2009-07-01 2013-02-26 Harris Corporation Permission-based secure multiple access communication systems
US8369376B2 (en) * 2009-07-01 2013-02-05 Harris Corporation Bit error rate reduction in chaotic communications
US8340295B2 (en) 2009-07-01 2012-12-25 Harris Corporation High-speed cryptographic system using chaotic sequences
US8369377B2 (en) * 2009-07-22 2013-02-05 Harris Corporation Adaptive link communications using adaptive chaotic spread waveform
US8848909B2 (en) * 2009-07-22 2014-09-30 Harris Corporation Permission-based TDMA chaotic communication systems
US8345725B2 (en) 2010-03-11 2013-01-01 Harris Corporation Hidden Markov Model detection for spread spectrum waveforms
RU2475810C2 (ru) * 2011-02-17 2013-02-20 Российская Федерация в лице Министерства промышленности и торговли РФ УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ БУЛЕВЫХ ПРЕОБРАЗОВАНИЙ НАД ПОЛЕМ ГАЛУА GF(2n)
JP5686006B2 (ja) 2011-03-16 2015-03-18 富士通株式会社 接続情報生成装置、制御方法および制御プログラム
TWI465958B (zh) * 2012-06-08 2014-12-21 Univ Lunghwa Sci & Technology Error detection of finite field multiplication devices
US9311052B2 (en) 2012-11-29 2016-04-12 Electronics And Telecommunications Research Institute Method of performing multiplication operation in binary extension finite field
IL231550A0 (en) 2014-03-17 2014-08-31 Nuvoton Technology Corp Saving secure information in external memory
US10409615B2 (en) 2017-06-19 2019-09-10 The Regents Of The University Of Michigan Configurable arithmetic unit
US11032061B2 (en) * 2018-04-27 2021-06-08 Microsoft Technology Licensing, Llc Enabling constant plaintext space in bootstrapping in fully homomorphic encryption
US11012089B1 (en) * 2018-05-23 2021-05-18 Coleridge Design Associates Llc System and method for encrypting and compressing blocks of data
US11924321B1 (en) * 2018-05-23 2024-03-05 Memotech Ai, Llc System and method for encrypting and compressing blocks of data
US20210279055A1 (en) * 2020-03-03 2021-09-09 Nvidia Corporation Technique for performing bit-linear transformations
US20230305846A1 (en) * 2022-03-24 2023-09-28 Intel Corporation Processor hardware and instructions for vectorized fused and-xor

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1181461B (de) 1963-10-08 1964-11-12 Telefunken Patent Adressenaddierwerk einer programm-gesteuerten Rechenmaschine
US3805037A (en) 1972-02-22 1974-04-16 J Ellison N{40 th power galois linear gate
JPH0680491B2 (ja) * 1983-12-30 1994-10-12 ソニー株式会社 有限体の演算回路
US4722050A (en) 1986-03-27 1988-01-26 Hewlett-Packard Company Method and apparatus for facilitating instruction processing of a digital computer
US4918638A (en) * 1986-10-15 1990-04-17 Matsushita Electric Industrial Co., Ltd. Multiplier in a galois field
FR2605769B1 (fr) * 1986-10-22 1988-12-09 Thomson Csf Operateur polynomial dans les corps de galois et processeur de traitement de signal numerique comportant un tel operateur
US5073864A (en) * 1987-02-10 1991-12-17 Davin Computer Corporation Parallel string processor and method for a minicomputer
US4847801A (en) 1987-10-26 1989-07-11 Cyclotomics, Inc. Compact galois field multiplier
US5095525A (en) 1989-06-26 1992-03-10 Rockwell International Corporation Memory transformation apparatus and method
US5214763A (en) 1990-05-10 1993-05-25 International Business Machines Corporation Digital computer system capable of processing two or more instructions in parallel and having a coche and instruction compounding mechanism
US5446850A (en) 1991-01-15 1995-08-29 International Business Machines Corporation Cross-cache-line compounding algorithm for scism processors
US5386523A (en) 1992-01-10 1995-01-31 Digital Equipment Corporation Addressing scheme for accessing a portion of a large memory space
US5379243A (en) 1992-08-31 1995-01-03 Comstream Corporation Method and apparatus for performing finite field division
US5528526A (en) * 1993-02-02 1996-06-18 Motorola, Inc. Arbitrary repeating pattern detector
US5383142A (en) * 1993-10-01 1995-01-17 Hewlett-Packard Company Fast circuit and method for detecting predetermined bit patterns
US5832290A (en) 1994-06-13 1998-11-03 Hewlett-Packard Co. Apparatus, systems and method for improving memory bandwidth utilization in vector processing systems
US5689452A (en) 1994-10-31 1997-11-18 University Of New Mexico Method and apparatus for performing arithmetic in large galois field GF(2n)
US5768168A (en) 1996-05-30 1998-06-16 Lg Semicon Co., Ltd. Universal galois field multiplier
GB9627069D0 (en) 1996-12-30 1997-02-19 Certicom Corp A method and apparatus for finite field multiplication
GB9707861D0 (en) 1997-04-18 1997-06-04 Certicom Corp Arithmetic processor
US5894427A (en) * 1997-11-12 1999-04-13 Intel Corporation Technique for concurrent detection of bit patterns
US6199086B1 (en) 1997-12-24 2001-03-06 Motorola, Inc. Circuit and method for decompressing compressed elliptic curve points
US6223320B1 (en) 1998-02-10 2001-04-24 International Business Machines Corporation Efficient CRC generation utilizing parallel table lookup operations
US5996057A (en) 1998-04-17 1999-11-30 Apple Data processing system and method of permutation with replication within a vector register file
KR100296958B1 (ko) 1998-05-06 2001-09-22 이석우 블록 데이터 암호화 장치
US6199087B1 (en) 1998-06-25 2001-03-06 Hewlett-Packard Company Apparatus and method for efficient arithmetic in finite fields through alternative representation
US6631466B1 (en) * 1998-12-31 2003-10-07 Pmc-Sierra Parallel string pattern searches in respective ones of array of nanocomputers
US6434662B1 (en) * 1999-11-02 2002-08-13 Juniper Networks, Inc. System and method for searching an associative memory utilizing first and second hash functions
GB0023409D0 (en) 2000-09-22 2000-11-08 Integrated Silicon Systems Ltd Data encryption apparatus
EP1246389B1 (en) 2001-03-27 2005-01-05 Amphion Semiconductor Limited Apparatus for selectably encrypting or decrypting data
US6738794B2 (en) 2001-04-10 2004-05-18 Analog Devices, Inc. Parallel bit correlator
US7283628B2 (en) 2001-11-30 2007-10-16 Analog Devices, Inc. Programmable data encryption engine
US7082452B2 (en) 2001-11-30 2006-07-25 Analog Devices, Inc. Galois field multiply/multiply-add/multiply accumulate
US7269615B2 (en) 2001-12-18 2007-09-11 Analog Devices, Inc. Reconfigurable input Galois field linear transformer system
US6587864B2 (en) 2001-11-30 2003-07-01 Analog Devices, Inc. Galois field linear transformer
US7508937B2 (en) 2001-12-18 2009-03-24 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
US7000090B2 (en) 2002-01-21 2006-02-14 Analog Devices, Inc. Center focused single instruction multiple data (SIMD) array system
US6941446B2 (en) 2002-01-21 2005-09-06 Analog Devices, Inc. Single instruction multiple data array cell
US6865661B2 (en) 2002-01-21 2005-03-08 Analog Devices, Inc. Reconfigurable single instruction multiple data array
US6829694B2 (en) 2002-02-07 2004-12-07 Analog Devices, Inc. Reconfigurable parallel look up table system

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101095102B (zh) * 2004-11-22 2010-08-04 阿纳洛格装置公司 压缩伽罗瓦域计算系统
CN101226492B (zh) * 2007-01-19 2010-06-02 富士通株式会社 Raid系统和伽罗瓦域乘积计算方法
CN101335741B (zh) * 2007-06-28 2011-04-27 财团法人工业技术研究院 认证加密的迦罗瓦计数模式中赫序运算的加速方法与装置
US9146708B2 (en) 2008-05-12 2015-09-29 Qualcomm Incorporated Implementation of arbitrary galois field arithmetic on a programmable processor
CN102084335A (zh) * 2008-05-12 2011-06-01 阿斯奔收购公司 任意伽罗瓦域算术在可编程处理器上的实施
CN102084335B (zh) * 2008-05-12 2015-01-07 高通股份有限公司 任意伽罗瓦域算术在可编程处理器上的实施
CN104391675A (zh) * 2008-05-12 2015-03-04 高通股份有限公司 任意伽罗瓦域算术在可编程处理器上的实施
CN104391675B (zh) * 2008-05-12 2020-03-24 高通股份有限公司 用于提高处理效率的设备和处理器
CN101650644B (zh) * 2009-04-10 2012-07-04 北京邮电大学 一种伽罗华域乘法器实现装置
CN104407837B (zh) * 2014-12-16 2017-09-19 中国电子科技集团公司第三十八研究所 一种实现伽罗瓦域乘法的装置及其应用方法
CN104407837A (zh) * 2014-12-16 2015-03-11 中国电子科技集团公司第三十八研究所 一种实现伽罗瓦域乘法的装置及其应用方法
CN106066784A (zh) * 2015-04-23 2016-11-02 阿尔特拉公司 用于实现伽罗华域约简的电路和方法
CN106066784B (zh) * 2015-04-23 2022-03-11 阿尔特拉公司 用于实现伽罗华域约简的电路和方法
CN106533452A (zh) * 2016-11-14 2017-03-22 中国电子科技集团公司第五十四研究所 一种多进制ldpc编码方法及编码器
CN106533452B (zh) * 2016-11-14 2019-05-07 中国电子科技集团公司第五十四研究所 一种多进制ldpc编码方法及编码器
CN107728993A (zh) * 2017-11-03 2018-02-23 深圳职业技术学院 一种基于全一不可约多项式的有限域乘法器
CN107728993B (zh) * 2017-11-03 2021-07-13 深圳职业技术学院 一种基于全一不可约多项式的有限域乘法器

Also Published As

Publication number Publication date
CN1589429B (zh) 2010-05-26
EP1449063B1 (en) 2010-03-03
EP1449063A1 (en) 2004-08-25
JP4460047B2 (ja) 2010-05-12
ATE459913T1 (de) 2010-03-15
JP2005512183A (ja) 2005-04-28
EP1449063A4 (en) 2006-09-06
WO2003048918A1 (en) 2003-06-12
US20030105791A1 (en) 2003-06-05
DE60235570D1 (de) 2010-04-15
US6766345B2 (en) 2004-07-20

Similar Documents

Publication Publication Date Title
CN1589429A (zh) 伽罗瓦域乘法器系统
CN1608244A (zh) 伽罗瓦域乘法/乘法一加法乘法累加
US7512647B2 (en) Condensed Galois field computing system
US7177891B2 (en) Compact Galois field multiplier engine
Ananyi et al. Flexible hardware processor for elliptic curve cryptography over NIST prime fields
JPH10177497A (ja) リードソロモンデコーダのためのガロア域乗算器
CN114063973B (zh) 伽罗华域乘法器及纠删编解码系统
Sasdrich et al. Cryptography for next generation TLS: implementing the RFC 7748 elliptic curve448 cryptosystem in hardware
CN1467918A (zh) 里得-索罗门解码器
Hossain et al. Efficient fpga implementation of modular arithmetic for elliptic curve cryptography
JP4567753B2 (ja) パリティ生成回路、計数回路および計数方法
EP3107215B1 (en) Reed-solomon or bch decoding configurable for high rate decoding or multi-output low rate decoding.
WO2006120691A1 (en) Galois field arithmetic unit for error detection and correction in processors
KR20190022023A (ko) 하드웨어 구현된 모듈러 역원 모듈
US8312363B2 (en) Residue generation
CN1425230A (zh) 密钥流的产生方法及装置
US8381080B2 (en) Reducing a degree of a polynomial in a polynomial division calculation
Lin et al. Parallel implementation of convolution encoder for software defined radio on dsp architecture
Gross et al. An FPGA interpolation processor for soft-decision Reed-Solomon decoding
Mursanto Synthesis optimization on galois-field based arithmetic operators for rijndael cipher
Rashid et al. A low complexity, high speed, regular and flexible Reed Solomon decoder for wireless communication
Roy A sub-word-parallel Galois field multiply-accumulate unit for digital signal processors
Chen et al. A programmable Reed-Solomon codec processor
CN116781214A (zh) 一种解码模块生成方法、设备以及可读存储介质
Mursanto Optimizing Rijndael Cipher Using Selected Variants of GF Arithmetic Operators

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100526

Termination date: 20171118