JP2001194996A

JP2001194996A - 多項式の除算装置

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Publication number: JP2001194996A
Application number: JP2000037243A
Authority: JP
Inventors: Koichi Sugimoto; 浩一杉本; Kazushige Maeno; 一茂前野
Original assignee: Toyo Communication Equipment Co Ltd
Current assignee: Toyo Communication Equipment Co Ltd
Priority date: 2000-01-11
Filing date: 2000-01-11
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】ＧＦ（２）上の多項式の除算の評価に要する
待ち時間をなくして演算処理自体を高速化することがで
きる演算装置を提供することを目的とする。【解決手段】ｎビット以上のバイナリデータを格納す
る第１乃至第３の記憶領域と、ｎｂｉｔのデータ同士を
乗算する乗算器と、前記第２の記憶領域に格納されたデ
ータをｎビットのデータに変換するデータ変換機構と、
前記第１の記憶領域及び前記乗算器の出力から夫々ｎビ
ットを取り出す第１及び第２の切り出し機構とを有し、
前記第３の記憶領域には前記データ変換機構より得られ
たｎビットのデータが入力され、前記乗算器には前記第
３の記憶領域に格納されたｎビットのバイナリデータと
前記第１の切り出し機構より得られたｎビットのバイナ
リデータとが入力され、前記乗算器の出力を前記第２の
切り出し機構を通すことを特徴とする演算装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、暗号化や復号化等
を実現するセキュリティー技術で用いられるＧＦ（２）上の多項式の除算を実現する演算装置に関する。

【０００２】

【従来の技術】近年，情報のディジタル化によって，様
々なサービスが提供され，快適な生活環境が整備されつ
つある。例えば，インターネットの普及により，我々
は，ネットワークに接続された世界中のサーバの提供す
るサービスの恩恵を受けることができる。ディジタル携
帯電話の普及により，必要なときにすぐにコミュニケー
ションをとることが可能になり，通話以外の付加サービ
スが利用できたりする。クレジットカードやプリペイト
カードは，現金のやりとりによる煩わしさを解消してく
れる。情報のディジタル化は，我々に利便性を提供して
くれる反面，不正利用による被害を受けやすいという欠
点を有する。盗聴によるプライバシーの侵害や個人情報
の流出，複写・改ざん・なりすましによるシステムの不
正利用などがそれである。それら問題の解決策として暗
号技術が注目されており、中でも、ガロア体ＧＦ
（２^ｍ）上の演算を利用した暗号技術の研究開発が盛ん
に行われている。ガロア体ＧＦ（２^ｍ）は、２^ｍ個の元
からなる集合であり、各々の元の表現方法には一般的に
ベクトル表現が用いられている。このベクトル表現と
は、ＧＦ（２^ｍ）をＧＦ（２）のｍ次元ベクトル空間と
みなし任意の元ａをｍ次元ベクトル（ａ_ｍ−１，…，ａ
_１，ａ_０）と表現するものである。ここで、ベクトルの
各要素ａ_ｉ，（０≦ｉ≦ｍ−１）はＧＦ（２）の元、即
ち、０もしくは１である。

【０００３】ガロア体及び拡大体の詳細説明については
一般の代数の参考書に記述されているので、ここでは割
愛する。また、上記ベクトル表現においては、ベクトル
空間の基底の一つに多項式基底がある。この多項式基底
は、ＧＦ（２）上のｍ次モニック既約多項式ｆ（ｘ）を
生成多項式とし、ｆ（ｘ）の根である元ｚを用いて、
（ｚ^ｍ−１，…，ｚ^２，ｚ，１）を基底とする。また、
このときＧＦ（２^ｍ）上の任意の元ａ＝（ａ_ｍ−１，…，ａ_１，ａ_０）をｘに関するＧＦ（２）上の多項式ａ＝ａ_ｍ−１ｘ^ｍ−１＋…＋ａ_１ｘ＋ａ_０即ち、ＧＦ（２）［ｘ］の元として表現することができ
る。この表現を多項式表現と呼ぶ。また、ガロア体ＧＦ
（２^ｍ）には加算及び乗算が定義されている。ＧＦ（２
^ｍ）上の２つの元ａ，ｂのＧＦ（２^ｍ）上の加算を説明
すると、元がベクトル表現されていれば、ａ＝（ａ_ｍ−１，…，ａ_１，ａ_０），ｂ＝（ｂ_ｍ−１，…，ｂ_１，ｂ_０）となり、各々を多項式表現すれば、ａ＝ａ_ｍ−１ｘ^ｍ−１＋…＋ａ_１ｘ＋ａ_０，ｂ＝ｂ_ｍ−１ｘ^ｍ−１＋…＋ｂ_１ｘ＋ｂ_０であるから、その加算結果は、ａ＋ｂ＝（ａ_ｍ−１＋ｂ_ｍ−１）ｘ^ｍ−１＋…＋（ａ_１
＋ｂ_１）ｘ＋（ａ_０＋ｂ_０）となり、各項の係数がＧＦ（２）上の元であることを考
慮してベクトル表現すれば、ａ＋ｂ＝（ａ_ｍ−１＋ｂ
_ｍ−１（ｍｏｄ２），…，ａ_１＋ｂ_１（ｍｏｄ２），ａ
_０＋ｂ_０（ｍｏｄ２））となる。このように、ＧＦ（２^ｍ）上の加算は２つの元
ａ，ｂを要素毎にＧＦ（２）上で加算することになる。
また、ＧＦ（２^ｍ）上の２つの元ａ，ｂのＧＦ（２^ｍ）
上の乗算を説明すると、元がベクトル表現されていれ
ば、被乗数は、ａ＝（ａ_ｍ−１，…，ａ_１，ａ_０），乗数は、ｂ＝（ｂ_ｍ−１，…，ｂ_１，ｂ_０）となり、これらを多項式表現すれば、ａ＝ａ_ｍ−１ｘ^ｍ−１＋…＋ａ_１ｘ＋ａ_０，ｂ＝ｂ_ｍ−１ｘ^ｍ−１＋…＋ｂ_１ｘ＋ｂ_０であるから、上記ａ，ｂを多項式表現して乗算した結果
であるｄ＝ｄ_２ｍ−２ｘ^２ｍ−２＋…＋ｄ_１ｘ＋ｄ_０を、上記生成多項式ｆ（ｘ）＝ｘ^ｍ＋ｅ_ｍ−１ｘ^ｍ−１＋…＋ｅ_１ｘ＋ｅ_０で除算し、剰余ｃ＝ｃ_ｍ−１ｘ^ｍ−１＋…＋ｃ_１ｘ＋ｃ_０を算出する。この剰余がＧＦ（２^ｍ）上の乗算結果とな
り、ベクトル表現すれば、ｃ＝（ｃ_ｍ−１，…，ｃ_１，ｃ_０）となる。このように、ＧＦ（２^ｍ）上の乗算では、ＧＦ
（２）上の２ｍ−２次多項式と、ＧＦ（２）上のｍ次多
項式との除算が必要となる。一般的な除算は、筆算同様
に除数・被除数の上位ブロックを評価しながら、商を上
位桁から順に立てていき、最後に残った被除数を剰余と
する。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のガロア体ＧＦ（２^ｍ）上の演算にあたって
は、以下に述べるような問題があった。つまり、上述し
たような乗算を行う場合は、ＧＦ（２^ｍ）上の元をＧＦ
（２）［ｘ］の元として、即ち、ＧＦ（２）上の多項式
の演算を行い、後に生成多項式ｆ（ｘ）で除算を行って
剰余を求めることで、ＧＦ（２^ｍ）上の元に戻してい
た。このため、乗算では、ＧＦ（２）上の２ｍ−２次多
項式と、ＧＦ（２）上のｍ次多項式との除算処理が必要
となるが、除数・被除数の上位ブロックを評価しながら
処理を行なうことから、多大な処理時間を要し、計算速
度が遅くなるという問題があり、ＧＦ（２）上の多項式
の除算の高速化が課題であった。本発明は、上述した従
来の課題を解決するためになされたものであって、ＧＦ
（２）上の多項式の除算の評価に要する待ち時間をなく
して演算処理自体を高速化することができる演算装置を
提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の本発明は、ｎビット以上のバイナリデー
タを格納する第１の記憶領域と、ｎビット以上のバイナ
リデータを格納する第２の記憶領域と、ｎビットのバイ
ナリデータを格納する第３の記憶領域と、ｎｂｉｔのデ
ータ同士を乗算する乗算器と、前記第２の記憶領域に格
納されたデータをｎビットのデータに変換するデータ変
換機構と、前記第１の記憶領域に格納されたデータから
ｎビットを取り出す第１の切り出し機構と、前記乗算器
の出力からｎビットを取り出す第２の切り出し機構とを
有し、前記第３の記憶領域には前記第２の記憶領域に格
納されたバイナリデータを前記データ変換機構を通して
得られたｎビットの出力データが入力され、前記乗算器
には、前記第３の記憶領域に格納されたｎビットのバイ
ナリデータと、前記第１の記憶領域に格納されたバイナ
リデータを前記第１の切り出し機構を通すことによって
得られたｎビットのバイナリデータが各々入力され、前
記乗算器の出力を前記第２の切り出し機構を通すことに
よって切り出されたｎビットを出力とすることを特徴と
する。請求項２の本発明は、ＧＦ（２）上のｎ−１次の
２つの多項式ａ（ｘ）＝ａ_ｎ−１ｘ^ｎ−１＋…＋ａ_１ｘ＋ａ_０，ａ_ｉ∈ＧＦ（２）ｂ（ｘ）＝ｂ_ｎ−１ｘ^ｎ−１＋…＋ｂ_１ｘ＋ｂ_０，ｂ_ｉ∈ＧＦ（２）をＧＦ（２）上で乗算した結果をｃ（ｘ）＝ｃ
_{２（ｎ−１）}ｘ^{２（ｎ−１）}＋…＋ｃ_１ｘ＋ｃ_０，ｃ_ｉ
∈ＧＦ（２）としたとき、前記請求項１記載の乗算器に
おいて、上記ＧＦ（２）上の２つの多項式ａ（ｘ）とｂ
（ｘ）の係数列であるバイナリデータａ＝（ａ_ｎ−１，
…，ａ_１，ａ_０），ｂ＝（ｂ_ｎ−１，…，ｂ_１，ｂ_０）
を入力とすると、前記請求項１記載の第２の切り出し機
構を介して出力されたｎビットのバイナリデータが、上
記ＧＦ（２）上の多項式ｃ（ｘ）の係数列から切り出し
たｎビット（ｃ_{２（ｎ−１）}，…，ｃ_ｎ，ｃ_ｎ−１）と
なることを特徴とする。

【０００６】の逆数の展開をとしたとき、前記請求項２記載の演算装置においては、
上記ＧＦ（２）上の多項式ａ（ｘ）の係数列であるバイ
ナリデータａ＝（ａ_ｍ，…，ａ_１，ａ_０）を前記請求項
１記載の第２の記憶領域に格納したとき、前記請求項１
記載のデータ変換機構は、上記ＧＦ（２）上の多項式ｂ
（ｘ）の係数列からｎビットを切り出したバイナリデー
タｂ′＝（１，ｂ_１，…，ｂ_ｍ−２，ｂ_ｍ−１）を生成
し、前記請求項１記載の第３の記憶領域へ格納すること
を特徴とする。請求項４の本発明は、ＧＦ（２）上の２
つの多項式を、ａ（ｘ）＝ａ_{ｍ＋ｎ−１}ｘ^{ｍ＋ｎ−１}＋…＋ａ_１ｘ＋ａ_０，ａ_ｉ∈ＧＦ（２）ｂ（ｘ）＝ｘ^ｍ＋…＋ｂ_１ｘ＋ｂ_０，ｂ_ｉ∈ＧＦ（２）としたとき、上記ａ（ｘ）をｂ（ｘ）で除算し商多項式
を算出するための演算装置であって、前記請求項１記載
の第１の記憶領域に上記ａ（ｘ）の係数列であるバイナ
リデータａ＝（ａ_{ｍ＋ｎ−１}，…，ａ_１，ａ_０）を格納
し、前記請求項１記載の第２の記憶領域に上記ｂ（ｘ）
の係数列であるバイナリデータｂ＝（１，ｂ_ｍ−１，
…，ｂ_１，ｂ_０）を格納し、所定の手続きの後に、前記
請求項１記載の第２の切り出し機構によって切り出され
出力されたｎビットを商多項式の係数データとして出力
とすることを特徴とする。

【０００７】以下、本発明の原理について説明する。以
下に示す定理で商を求め、商と除数の積に被除数を加算
することで剰余を算出する。（定理）ＧＦ（２）上のｍ
次多項式を、ｆ（ｘ）＝ｘ^ｍ＋ｃ_ｍ−１ｘ^ｍ−１＋…＋ｃ_１ｘ＋ｃ_０とし、ｆ（ｘ）の逆数の展開をとする。このとき、ｍ＋ｎ−１次の多項式ｇ（ｘ）＝ｄ_{ｍ＋ｎ−１}ｘ^{ｍ＋ｎ−１}＋…＋ｄ_１ｘ＋ｄ
_０を、ｆ（ｘ）で割った商ｑ（ｘ）は、ｈ（ｘ）及びｇ
（ｘ）の上位ｎ次分を取り出し、乗算するを取り出す演算記号と定義すると、商はによって算出できる。（証明）ｇ（ｘ）＝ｑ（ｘ）ｆ（ｘ）＋ｒ（ｘ）とおくと、ｄｅｇ（ｒ（ｘ））＜ｄｅｇ（ｆ（ｘ））で
ある。このとき、であり、である。ここに、ｄｅｇ（ｈ（ｘ）ｒ（ｘ））＜０であ
ることから、となる。さて、上式を計算する際に、ｈ（ｘ）ｇ（ｘ）
に関して０次未満の項は計算しなくてもよいことを考慮
すると、とできる（証明終）。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。（実施の形態１）本実施の形態１では、ＧＦ（２）上の
多項式の剰余を求めるため、図１に示すような演算装置
を用いて演算処理が行われる。図１は、本実施の形態１
に係る演算装置の概略構成を示したブロック図であり、
第１の記憶領域、第２の記憶領域、第１の切り出し機
構、データ変換機構、第３の記憶領域、乗算器、第２の
切り出し機構、ＧＦ（２）上の乗算器、ＧＦ（２）上の
加算器などを備えていて、外部との間で演算データの入
出力等が行われる。外部から入力された被除数と除数の
バイナリデータが各々第１と第２の記憶領域に格納され
る。第２の記憶領域に格納されたバイナリデータは、請
求項３記載のデータ変換機構を介して、第３の記憶領域
に格納される。第３の記憶領域に格納されているｎビッ
トのバイナリデータと、第１の記憶領域に格納されてい
るバイナリデータを第１の切り出し機構を介すことでｎ
ビットにされたバイナリデータを、請求項２記載の乗算
器に入力する。第２の記憶領域に格納されているバイナ
リデータと、前記乗算器の演算結果を第２の切り出し機
構を介したバイナリデータを、一般的なＧＦ（２）上の
乗算器に入力し、得られた結果と第１の記憶領域に格納
されているバイナリデータを、一般的なＧＦ（２）上の
加算器に入力する。前記加算器の出力が第１の記憶領域
に格納された被除数データを第２の記憶領域に格納され
た除数データで除算を行い得られた剰余となる。請求項
２記載の乗算器の一例として、４ビット×４ビットのＧ
Ｆ（２）上の乗算器を図２に示しておく。

【０００９】（実施の形態２）本実施の形態２では、実
施の形態１で示した除算装置を繰り返し利用すること
で、ＧＦ（２）上の多項式の剰余を求める方法を示す。
被除数をｇ（ｘ）＝ｇ_ｋｘ^ｋ＋ｇ_ｋ−１ｘ^ｋ−１＋…＋ｇ_１ｘ＋ｇ_０，ｇ_ｉ∈ＧＦ（２）とすると、係数列はｇ＝（ｇ_ｋ，ｇ_ｋ−１，…，ｇ_１，ｇ_０）と示せる。また、除数をｆ（ｘ）＝ｘ^ｍ＋ｃ_ｍ−１ｘ^ｍ−１＋…＋ｃ_１ｘ＋ｃ_０，ｃ_ｉ∈ＧＦ（２）とすると、係数列はｆ＝（１，ｃ_ｍ−１，…，ｃ_１，ｃ_０）と示せる。ここで、請求項２記載の乗算器の入力ビット
長をｎとする。また、ｂｉｔｓ（ａ）をバイナリデータ
ａのビット長を表す記号と定義する。以下、アルゴリズ
ムを示す。ｓｔｅｐ１被除数を下位ビットからｎビットづつ区切
り、ｇ＝ｇ［ｋ／ｎ］，ｇ［ｋ／ｎ−１］，…ｇ
［１］，ｇ［０］とする。但し、ｇ［ｉ］はｎビットの
バイナリデータ。ｓｔｅｐ２ｉ＝ｋ／ｎ，ｔｍｐ＝０ｓｔｅｐ３ｗｈｉｌｅ（ｂｉｔｓ（ｆ）〉ｂｉｔｓ
（ｔｍｐ））｛ｉｆ（ｉ〈０）ｒｅｔｕｒｎｔｍｐｔｍｐ＝ｔｍｐ〈〈ｎｔｍｐ＝ｔｍｐ＋ｇ［ｉ］ｉ−− ｝ｓｔｅｐ４実施の形態１の装置の第１の記憶領域にｔ
ｍｐ、第２の記憶領域にｆを入力し、出力をｔｍｐに格
納する。ｓｔｅｐ５ｇｏｔｏｓｔｅｐ３ＧＦ（２^ｍ）上の演算を実現する為に用いる場合には、
除数となるデータが定義体ＧＦ（２^ｍ）の生成多項式で
あり、定義体を変更しない限り一定であるため、第３の
記憶領域に格納するデータを事前計算しておけば、より
効果的となる。

【００１０】

【発明の効果】本発明は、以上説明してきたように、除
数・被除数の上位ブロックの評価なしに実現するもので
あるから、演算処理を高速に実現する上で著しい効果を
発揮する。

【図面の簡単な説明】

【図１】本実施の形態１に係るガロア体ＧＦ（２）上の
多項式の除算を実現するための演算装置の概略構成を示
したブロック図である。

【図２】本実施の形態１に係る請求項２記載の乗算器を
示した図である。

Claims

【特許請求の範囲】

【請求項１】ｎビット以上のバイナリデータを格納す
る第１の記憶領域と、ｎビット以上のバイナリデータを格納する第２の記憶領
域と、ｎビットのバイナリデータを格納する第３の記憶領域
と、ｎｂｉｔのデータ同士を乗算する乗算器と、前記第２の記憶領域に格納されたデータをｎビットのデ
ータに変換するデータ変換機構と、前記第１の記憶領域に格納されたデータからｎビットを
取り出す第１の切り出し機構と、前記乗算器の出力からｎビットを取り出す第２の切り出
し機構とを有し、前記第３の記憶領域には前記第２の記憶領域に格納され
たバイナリデータを前記データ変換機構を通して得られ
たｎビットの出力データが入力され、前記乗算器には、前記第３の記憶領域に格納されたｎビ
ットのバイナリデータと、前記第１の記憶領域に格納さ
れたバイナリデータを前記第１の切り出し機構を通すこ
とによって得られたｎビットのバイナリデータが各々入
力され、前記乗算器の出力を前記第２の切り出し機構を通すこと
によって切り出されたｎビットを出力とすることを特徴
とする演算装置。
【請求項２】ＧＦ（２）上のｎ−１次の２つの多項式ａ（ｘ）＝ａ_ｎ−１ｘ^ｎ−１＋…＋ａ_１ｘ＋ａ_０，ａ_ｉ∈ＧＦ（２）ｂ（ｘ）＝ｂ_ｎ−１ｘ^ｎ−１＋…＋ｂ_１ｘ＋ｂ_０，ｂ_ｉ∈ＧＦ（２）をＧＦ（２）上で乗算した結果をｃ（ｘ）＝ｃ_{２（ｎ−１）}ｘ^{２（ｎ−１）}＋…＋ｃ_１ｘ＋ｃ_０，ｃ_ｉ∈ＧＦ（２）としたとき、前記請求項１記載の乗算器において、上記
ＧＦ（２）上の２つの多項式ａ（ｘ）とｂ（ｘ）の係数
列であるバイナリデータａ＝（ａ_ｎ−１，…，ａ_１，ａ_０）ｂ＝（ｂ_ｎ−１，…，ｂ_１，ｂ_０）を入力とすると、前記請求項１記載の第２の切り出し機
構を介して出力されたｎビットのバイナリデータが、上
記ＧＦ（２）上の多項式ｃ（ｘ）の係数列から切り出し
たｎビット（ｃ_{２（ｎ−１）}，…，ｃ_ｎ，ｃ_ｎ−１）となることを特徴とする請求項１記載の演算装置。
【請求項３】ＧＦ（２）上のｍ（≧ｎ）次多項式ａ（ｘ）＝ｘ^ｍ＋…＋ａ_１ｘ＋ａ_０，ａ_ｉ∈ＧＦ（２）の逆数の展開をとしたとき、前記請求項２記載の演算装置においては、上記ＧＦ
（２）上の多項式ａ（ｘ）の係数列であるバイナリデー
タａ＝（ａ_ｍ，…，ａ_１，ａ_０）を前記請求項１記載の第２の記憶領域に格納したとき、前記請求項１記載のデータ変換機構は、上記ＧＦ（２）
上の多項式ｂ（ｘ）の係数列からｎビットを切り出した
バイナリデータｂ′＝（１，ｂ_１，…，ｂ_ｍ−２，ｂ_ｍ−１）を生成し、前記請求項１記載の第３の記憶領域へ格納す
ることを特徴とする請求項２記載の演算装置。
【請求項４】ＧＦ（２）上の２つの多項式を、ａ（ｘ）＝ａ_{ｍ＋ｎ−１}ｘ^{ｍ＋ｎ−１}＋…＋ａ_１ｘ＋ａ_０，ａ_ｉ∈ＧＦ（２）ｂ（ｘ）＝ｘ^ｍ＋…＋ｂ_１ｘ＋ｂ_０，ｂ_ｉ∈ＧＦ（２）としたとき、上記ａ（ｘ）をｂ（ｘ）で除算し商多項式
を算出するための演算装置であって、前記請求項１記載の第１の記憶領域に上記ａ（ｘ）の係
数列であるバイナリデータａ＝（ａ_{ｍ＋ｎ−１}，…，ａ_１，ａ_０）を格納し、前記請求項１記載の第２の記憶領域に上記ｂ（ｘ）の係
数列であるバイナリデータｂ＝（１，ｂ_ｍ−１，…，ｂ_１，ｂ_０）を格納し、所定の手続きの後に、前記請求項１記載の第
２の切り出し機構によって切り出され出力されたｎビッ
トを商多項式の係数データとして出力とすることを特徴
とする請求項３記載の演算装置。