JP2622861B2 - ガロア拡大体演算器 - Google Patents
ガロア拡大体演算器Info
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- JP2622861B2 JP2622861B2 JP63203250A JP20325088A JP2622861B2 JP 2622861 B2 JP2622861 B2 JP 2622861B2 JP 63203250 A JP63203250 A JP 63203250A JP 20325088 A JP20325088 A JP 20325088A JP 2622861 B2 JP2622861 B2 JP 2622861B2
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- Japan
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- conversion means
- input
- extended field
- arithmetic unit
- galois
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- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、誤り訂正符号を用いる時に必要とされる、
ガロア拡大体の要素の各種汎用演算を行うガロア拡大体
演算器に関する。
ガロア拡大体の要素の各種汎用演算を行うガロア拡大体
演算器に関する。
（従来の技術） 従来、この種の技術では、例えば、加算は要素のベク
トル表現の排他的論理和、もしくはαｉ＋αｊ＝α
ｉ（１＋αj-i）〔但し、αはGF（2m）上の原始元とす
る〕となることを利用して（１＋αj-i）をROMにより求
めており、また、乗算は要素の指数表現のMod（2m−
１）の加算、もしくはベクトル表現の直接演算により求
めるといったように個別に行われている。
トル表現の排他的論理和、もしくはαｉ＋αｊ＝α
ｉ（１＋αj-i）〔但し、αはGF（2m）上の原始元とす
る〕となることを利用して（１＋αj-i）をROMにより求
めており、また、乗算は要素の指数表現のMod（2m−
１）の加算、もしくはベクトル表現の直接演算により求
めるといったように個別に行われている。
（発明が解決しようとする課題） しかしながら、上記従来の構成では、各種の演算を要
求される場合、構成が困難であり、また、構成できた場
合には回路規模が大きいという問題を有していた。
求される場合、構成が困難であり、また、構成できた場
合には回路規模が大きいという問題を有していた。
本発明は上記従来の問題点を解決し、汎用演算が可能
なガロア拡大体演算器を提供することを目的とするもの
である。
なガロア拡大体演算器を提供することを目的とするもの
である。
（課題を解決するための手段） 本発明は、GF（2m）の上で、第１の入力Ｐに対する第
１変換手段と、第１の入力Ｐと第１変換手段の出力から
被乗数Ａを選択する第１選択手段と、第２の入力Ｑに対
する第２変換手段と、第２の入力Ｑと第２変換手段の出
力から乗数Ｂを選択する第２選択手段と、第３の入力Ｒ
に対する２乗変換手段と、少なくとも第３の入力Ｒと２
乗変換手段の出力と零元から加数Ｃを選択する第３選択
手段と、被乗数A,乗数B,加数ＣよりＡ・Ｂ＋Ｃを求める
演算手段とを備えたガロア拡大体演算器を実現するもの
である。
１変換手段と、第１の入力Ｐと第１変換手段の出力から
被乗数Ａを選択する第１選択手段と、第２の入力Ｑに対
する第２変換手段と、第２の入力Ｑと第２変換手段の出
力から乗数Ｂを選択する第２選択手段と、第３の入力Ｒ
に対する２乗変換手段と、少なくとも第３の入力Ｒと２
乗変換手段の出力と零元から加数Ｃを選択する第３選択
手段と、被乗数A,乗数B,加数ＣよりＡ・Ｂ＋Ｃを求める
演算手段とを備えたガロア拡大体演算器を実現するもの
である。
（作 用） 本発明は、第１の入力Ｐとその数種の変換値から被乗
数Ａを、同様にして第２の入力Ｑから乗数Ｂと、第３の
入力Ｒから加数Ｃを求めた上で、Ａ・Ｂ＋Ｃの演算を行
うことにより、入力P,Q,Rに対し多種の汎用演算を可能
とした回路規模の小さいガロア拡大体演算器が得られ
る。
数Ａを、同様にして第２の入力Ｑから乗数Ｂと、第３の
入力Ｒから加数Ｃを求めた上で、Ａ・Ｂ＋Ｃの演算を行
うことにより、入力P,Q,Rに対し多種の汎用演算を可能
とした回路規模の小さいガロア拡大体演算器が得られ
る。
（実施例） 第１図は、本発明の一実施例におけるGF（2m）上のガ
ロア拡大体演算器の構成を示している。第１図におい
て、1,7は零元変換器、2,4は単位元変換器、３は逆元変
換器、５は1/2乗変換器、6,8は２乗変換器、９は第１選
択器、10は第２選択器、11は第３選択器、12は演算器で
ある。
ロア拡大体演算器の構成を示している。第１図におい
て、1,7は零元変換器、2,4は単位元変換器、３は逆元変
換器、５は1/2乗変換器、6,8は２乗変換器、９は第１選
択器、10は第２選択器、11は第３選択器、12は演算器で
ある。
次に、上記実施例の動作について説明する。第１図に
おいて、第１選択器９は、第１の制御信号（x1x0）が
（00）の時に零元変換器１の出力零元を、第１の制御信
号が（01）の時に単位元変換器２の出力単位元を、第１
の制御信号が（10）の時に第１の入力Ｐ（＝Pm-1……P1
P0）を、第１の制御信号が（11）の時に逆元変換器３の
出力1/Pを被乗数Ａ（＝am-1……a1a0）として出力す
る。第２選択器10は、第２の制御信号（y1y0）が（00）
の時に単位元変換器４の出力単位元を、第２の制御信号
が（01）の時に1/2乗変換器５の出力 を、第２の制御信号が（10）の時に第２の入力Ｑ（＝q
m-1……q1q0）を、第２の制御信号が（11）である時に
２乗変換器６の出力Q2を乗数Ｂ（＝bm-1……b1b0）とし
て出力する。第３選択器11は、第３の制御信号（z1z2）
が（00）もしくは（01）である時に零元変換器７の出力
零元を、第３の制御信号が（10）である時に第３の入力
Ｒ（＝rm-1……r1r2）を、第３の制御信号が（11）であ
る時に２乗変換器８の出力R2を加数Ｃ（＝cm-1……c
1c0）として出力する。演算器12には、第１選択器９の
出力A,第２選択器10の出力B,第３選択器11の出力Ｃから
Ａ・Ｂ＋Ｃ＝Ｓ（＝sm-1……s1s2）を求めて出力してお
り、その出力の実際の値は第２図に示すとおりである。
第２図において、＋，・,/はそれぞれGF（2m）上の加
算，乗算，除算を示している。また、ｘは0,1いずれで
もよいことを示している。ｍ＝４としてx4＋ｘ＋１にに
よるGF（24）上では、Ｄ＝（d3d2d1d0）に対し D2＝（d3d1＋d3d2d0＋d2）、 1/D1＝（d1＋d2＋d3＋d0d3＋d1d3＋d1d2d3 d2＋d3＋d0
d1＋d0d2＋d0d3＋d0d2d3 d3＋d0＋d1＋d0d2＋d1d2＋d1
d3＋d0d1d3 d0＋d1＋d2＋d3＋d0d2＋d1d2＋d0d1d2＋d1
d2d3）＝（e3e2e1e0）、 零元は（0000）、単位元は（0001）であることにより、
零元変換器1,単位元変換器2,逆元変換器3,第１選択器９
は第３図に、単位元変換器4,1/2乗変換器5,2乗変換器6,
第２選択器10は第４図に、零元変換器7,2乗変換器8,第
３選択器11は第５図に、演算器は第６図に示すような回
路で構成できる。第３図ないし第６図において、13はイ
ンバータ回路、14は２入力論理和、15は３入力論理和、
16は４入力論理和、17は２入力論理積、18は３入力論理
積、19は２入力排他的論理和、20は５入力排他的論理
和、21は４ビット逆元変換器である。第７図に４ビット
逆元変換器21の回路構成を示す。第７図において、22は
６入力排他的論理和、23は７入力排他的論理和、24は８
入力排他的論理和である。
おいて、第１選択器９は、第１の制御信号（x1x0）が
（00）の時に零元変換器１の出力零元を、第１の制御信
号が（01）の時に単位元変換器２の出力単位元を、第１
の制御信号が（10）の時に第１の入力Ｐ（＝Pm-1……P1
P0）を、第１の制御信号が（11）の時に逆元変換器３の
出力1/Pを被乗数Ａ（＝am-1……a1a0）として出力す
る。第２選択器10は、第２の制御信号（y1y0）が（00）
の時に単位元変換器４の出力単位元を、第２の制御信号
が（01）の時に1/2乗変換器５の出力 を、第２の制御信号が（10）の時に第２の入力Ｑ（＝q
m-1……q1q0）を、第２の制御信号が（11）である時に
２乗変換器６の出力Q2を乗数Ｂ（＝bm-1……b1b0）とし
て出力する。第３選択器11は、第３の制御信号（z1z2）
が（00）もしくは（01）である時に零元変換器７の出力
零元を、第３の制御信号が（10）である時に第３の入力
Ｒ（＝rm-1……r1r2）を、第３の制御信号が（11）であ
る時に２乗変換器８の出力R2を加数Ｃ（＝cm-1……c
1c0）として出力する。演算器12には、第１選択器９の
出力A,第２選択器10の出力B,第３選択器11の出力Ｃから
Ａ・Ｂ＋Ｃ＝Ｓ（＝sm-1……s1s2）を求めて出力してお
り、その出力の実際の値は第２図に示すとおりである。
第２図において、＋，・,/はそれぞれGF（2m）上の加
算，乗算，除算を示している。また、ｘは0,1いずれで
もよいことを示している。ｍ＝４としてx4＋ｘ＋１にに
よるGF（24）上では、Ｄ＝（d3d2d1d0）に対し D2＝（d3d1＋d3d2d0＋d2）、 1/D1＝（d1＋d2＋d3＋d0d3＋d1d3＋d1d2d3 d2＋d3＋d0
d1＋d0d2＋d0d3＋d0d2d3 d3＋d0＋d1＋d0d2＋d1d2＋d1
d3＋d0d1d3 d0＋d1＋d2＋d3＋d0d2＋d1d2＋d0d1d2＋d1
d2d3）＝（e3e2e1e0）、 零元は（0000）、単位元は（0001）であることにより、
零元変換器1,単位元変換器2,逆元変換器3,第１選択器９
は第３図に、単位元変換器4,1/2乗変換器5,2乗変換器6,
第２選択器10は第４図に、零元変換器7,2乗変換器8,第
３選択器11は第５図に、演算器は第６図に示すような回
路で構成できる。第３図ないし第６図において、13はイ
ンバータ回路、14は２入力論理和、15は３入力論理和、
16は４入力論理和、17は２入力論理積、18は３入力論理
積、19は２入力排他的論理和、20は５入力排他的論理
和、21は４ビット逆元変換器である。第７図に４ビット
逆元変換器21の回路構成を示す。第７図において、22は
６入力排他的論理和、23は７入力排他的論理和、24は８
入力排他的論理和である。
なお、上記実施例では、変換として零元，単位元，逆
元,2乗,1/2乗を用いているが、任意の変換が可能であ
り、また、制御信号も割当も任意でよい。さらに、第３
図ないし第７図の回路は一例を示すものであり、異なっ
た回路により同様の演算が可能である。また上記実施例
では、第１の入力は単一入力としてのＰの各種の変換さ
れた値を第１選択器９に選択させているが、ｎ個（ｎは
任意）の入力p1,P2……Pnにそれぞれ各種の変換〔各Pi
（ｉ＝1,2,……ｎ）について同じ変換を行う必要はな
い〕を行って選択させることも可能である。第２の入力
Q,第３の入力Ｒについても同様である。
元,2乗,1/2乗を用いているが、任意の変換が可能であ
り、また、制御信号も割当も任意でよい。さらに、第３
図ないし第７図の回路は一例を示すものであり、異なっ
た回路により同様の演算が可能である。また上記実施例
では、第１の入力は単一入力としてのＰの各種の変換さ
れた値を第１選択器９に選択させているが、ｎ個（ｎは
任意）の入力p1,P2……Pnにそれぞれ各種の変換〔各Pi
（ｉ＝1,2,……ｎ）について同じ変換を行う必要はな
い〕を行って選択させることも可能である。第２の入力
Q,第３の入力Ｒについても同様である。
本発明は、任意のガロア拡大体に適用可能である。
（発明の効果） 本発明は、上記実施例から明らかなように、簡単な回
路構成により多種の汎用演算を行うことができるという
効果を有する。
路構成により多種の汎用演算を行うことができるという
効果を有する。
第１図は本発明の一実施例のガロア拡大体演算器のブロ
ック図、第２図は同実施例における出力を示す図、第３
図は同実施例における第１変換選択器の回路構成図、第
４図は同実施例における第２変換選択器の回路構成図、
第５図は同実施例における第３変換選択器の回路構成
図、第６図は同実施例における演算器の回路構成図、第
７図は同実施例における４ビット逆元変換器の回路構成
図である。 1,7……零元変換器、2,4……単位元変換器、３……逆元
変換器、５……1/2乗変換器、6,8……２乗変換器、９…
…第１選択器、10……第２選択器、11……第３選択器、
12……演算器、13……インバータ、14……２入力論理
和、15……３入力論理和、16……４入力論理和、17……
２入力論理積、18……３入力論理積、19……２入力排他
的論理和、20……５入力排他的論理和、21……４ビット
逆元変換器、22……６入力排他的論理和、23……７入力
排他的論理和、24……８入力排他的論理和。
ック図、第２図は同実施例における出力を示す図、第３
図は同実施例における第１変換選択器の回路構成図、第
４図は同実施例における第２変換選択器の回路構成図、
第５図は同実施例における第３変換選択器の回路構成
図、第６図は同実施例における演算器の回路構成図、第
７図は同実施例における４ビット逆元変換器の回路構成
図である。 1,7……零元変換器、2,4……単位元変換器、３……逆元
変換器、５……1/2乗変換器、6,8……２乗変換器、９…
…第１選択器、10……第２選択器、11……第３選択器、
12……演算器、13……インバータ、14……２入力論理
和、15……３入力論理和、16……４入力論理和、17……
２入力論理積、18……３入力論理積、19……２入力排他
的論理和、20……５入力排他的論理和、21……４ビット
逆元変換器、22……６入力排他的論理和、23……７入力
排他的論理和、24……８入力排他的論理和。
Claims (6)
- 【請求項１】ガロア体GF（２）の拡大体GF（2m）（ｍは
正の整数）の上で、第１の入力Ｐに対する１個もしくは
複数個の第１変換手段と、前記第１の入力Ｐと前記第１
変換手段の出力を入力として第１の制御信号に基づいて
１個以上の入力から被乗数Ａを選択する第１選択手段
と、第２の入力Ｑに対する１個もしくは複数個の第２変
換手段と、前記第２の入力Ｑと前記第２変換手段の出力
を入力として第２の制御信号に基づいて１個以上の入力
から乗数Ｂを選択する第２選択手段と、第３の入力Ｒに
対する２乗変換手段と、少なくとも前記第３の入力Ｒと
前記２乗変換手段の出力と零元を入力として第３の制御
信号に基づいて１個以上の入力から加数Ｃを選択する第
３選択手段と、前記被乗数A,乗数B,加数ＣよりＡ・Ｂ＋
Ｃを求める演算手段とを備えたことを特徴とするガロア
拡大体演算器。 - 【請求項２】第１変換手段および第２変換手段のいずれ
かもしくは両方において、変換手段のうちに逆数変換手
段を有することを特徴とする請求項（１）記載のガロア
拡大体演算器。 - 【請求項３】第１変換手段および第２変換手段のいずれ
かもしくは両方において、変換手段のうちに２乗変換手
段を有することを特徴とする請求項（１）記載のガロア
拡大体演算器。 - 【請求項４】第１変換手段および第２変換手段のいずれ
かもしくは両方において、変換手段のうちに1/2乗変換
手段を有することを特徴とする請求項（１）記載のガロ
ア拡大体演算器。 - 【請求項５】第１変換手段および第２変換手段のいずれ
かもしくは両方において、変換手段のうちに零元発生手
段を有することを特徴とする請求項（１）記載のガロア
拡大体演算器。 - 【請求項６】第１変換手段および第２変換手段のいずれ
かもしくは両方において、変換手段のうちに単位元発生
手段を有することを特徴とする請求項（１）記載のガロ
ア拡大体演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203250A JP2622861B2 (ja) | 1988-08-17 | 1988-08-17 | ガロア拡大体演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203250A JP2622861B2 (ja) | 1988-08-17 | 1988-08-17 | ガロア拡大体演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253141A JPH0253141A (ja) | 1990-02-22 |
| JP2622861B2 true JP2622861B2 (ja) | 1997-06-25 |
Family
ID=16470915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203250A Expired - Lifetime JP2622861B2 (ja) | 1988-08-17 | 1988-08-17 | ガロア拡大体演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622861B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595820B2 (ja) * | 1991-03-06 | 1997-04-02 | 松下電器産業株式会社 | ガロア拡大体演算器 |
| JP4472808B2 (ja) * | 1999-08-19 | 2010-06-02 | ネッツエスアイ東洋株式会社 | 積和演算装置及びこれを用いた暗号・復号装置 |
| JP4484002B2 (ja) * | 1999-10-04 | 2010-06-16 | ネッツエスアイ東洋株式会社 | 演算プロセッサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642632B2 (ja) * | 1985-02-15 | 1994-06-01 | 株式会社日立製作所 | ガロア体上の演算装置 |
-
1988
- 1988-08-17 JP JP63203250A patent/JP2622861B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253141A (ja) | 1990-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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