JP2551111B2 - 二乗演算回路 - Google Patents
二乗演算回路Info
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- JP2551111B2 JP2551111B2 JP63173201A JP17320188A JP2551111B2 JP 2551111 B2 JP2551111 B2 JP 2551111B2 JP 63173201 A JP63173201 A JP 63173201A JP 17320188 A JP17320188 A JP 17320188A JP 2551111 B2 JP2551111 B2 JP 2551111B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は二乗演算回路に関し、特に二進数の二乗演算
回路に関する。
回路に関する。
従来、二進数の二乗演算は二つの二進数の乗算 における部分積を求め、その和を全加算器により求める
回路が一般的である。
回路が一般的である。
第６図は従来のかかる一例を示す二乗演算回路図であ
る。
る。
第６図に示すように、かかる二進数の演算回路は二つ
の二進数の乗算 における部分積を求めるANDゲート46〜61と、その和を
求める全加算器62〜73とを有する乗算回路において、二
つの入力A3〜A0,B3〜B0に同じ二進数を与えることによ
って行なっている。
の二進数の乗算 における部分積を求めるANDゲート46〜61と、その和を
求める全加算器62〜73とを有する乗算回路において、二
つの入力A3〜A0,B3〜B0に同じ二進数を与えることによ
って行なっている。
上述した従来の二進数の二乗演算回路は、乗算回路を
用い余分な演算を行なうため、回路規模が大きくなり、
また遅延も多くなるという欠点がある。
用い余分な演算を行なうため、回路規模が大きくなり、
また遅延も多くなるという欠点がある。
本発明の目的は、かかる回路規模を小さく且つ遅延を
少なくすることのできる二乗演算回路を提供することに
ある。
少なくすることのできる二乗演算回路を提供することに
ある。
本発明の第一の二乗演算回路は、二進数の二乗演算を
部分積とシフト加算器とで構成する二乗演算回路におい
て、入力データのLSBとLSBより上位のデータとの第一の
部分積出力と、前記LSBの次の上位ビットとそのビット
以上のデータとの第二の部分積出力と、前記操作を繰り
返して求めた前記第一および第二の部分積出力を加算す
るときに各々１ビットづつ上位へシフトして加算し、前
記加算出力と入力データとを１ビットおきの偶数出力に
直接加算するように構成される。
部分積とシフト加算器とで構成する二乗演算回路におい
て、入力データのLSBとLSBより上位のデータとの第一の
部分積出力と、前記LSBの次の上位ビットとそのビット
以上のデータとの第二の部分積出力と、前記操作を繰り
返して求めた前記第一および第二の部分積出力を加算す
るときに各々１ビットづつ上位へシフトして加算し、前
記加算出力と入力データとを１ビットおきの偶数出力に
直接加算するように構成される。
また、本発明の第二の二乗演算回路は、二進数の二乗
演算を部分積とシフト加算器とで構成する二乗演算回路
において、入力データのMSBとMSBより下位のデータとの
第一の部分積出力と、前記MSBの１つ下位のビットとそ
のビットより下位のデータとの第二の部分積出力と、前
記操作を繰り返して求めた前記第一および第二の部分積
出力を加算するときに各々１ビットづつ上位へシフトし
て加算し、前記加算出力と入力データとを１ビットおき
の偶数出力に直接加算するように構成される。
演算を部分積とシフト加算器とで構成する二乗演算回路
において、入力データのMSBとMSBより下位のデータとの
第一の部分積出力と、前記MSBの１つ下位のビットとそ
のビットより下位のデータとの第二の部分積出力と、前
記操作を繰り返して求めた前記第一および第二の部分積
出力を加算するときに各々１ビットづつ上位へシフトし
て加算し、前記加算出力と入力データとを１ビットおき
の偶数出力に直接加算するように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す二乗演算回路図
である。
である。
第１図に示すように、この二乗演算回路はANDゲート
１〜６と全加算器７〜15とを有し、二進数４ビット入力
A3〜A0に対し二進数の８ビット出力C7〜C0を得るもので
ある。この入力４ビットの二進数を（a3＋a2＋a1＋a0）
とすると、この時の二乗は （a3＋a2＋a1＋a0）２ ＝2a0（a3＋a2＋a1） ＋2a1（a3＋a2） ＋2a2a3 ＋a3 2＋a2 2＋a1 2＋a0 2 となる。かかる二乗演算において、ANDゲート１〜３は2
a0（a3＋a2＋a1）の演算を行なう。次に、ANDゲート4,5
は2a1（a3＋a2）の演算を行ない、全加算器7,8はそれま
での部分和を求める。次に、ANDゲート６は2a2a3の演算
を行ない、全加算器９はそれまでの部分和を求める。更
に、全加速器10〜15はそれまでの部分和と１ビットおき
に与えられる二乗項の総和とを求めることにより、８ビ
ットの二乗出力C7〜C0を得る。
１〜６と全加算器７〜15とを有し、二進数４ビット入力
A3〜A0に対し二進数の８ビット出力C7〜C0を得るもので
ある。この入力４ビットの二進数を（a3＋a2＋a1＋a0）
とすると、この時の二乗は （a3＋a2＋a1＋a0）２ ＝2a0（a3＋a2＋a1） ＋2a1（a3＋a2） ＋2a2a3 ＋a3 2＋a2 2＋a1 2＋a0 2 となる。かかる二乗演算において、ANDゲート１〜３は2
a0（a3＋a2＋a1）の演算を行なう。次に、ANDゲート4,5
は2a1（a3＋a2）の演算を行ない、全加算器7,8はそれま
での部分和を求める。次に、ANDゲート６は2a2a3の演算
を行ない、全加算器９はそれまでの部分和を求める。更
に、全加速器10〜15はそれまでの部分和と１ビットおき
に与えられる二乗項の総和とを求めることにより、８ビ
ットの二乗出力C7〜C0を得る。
第２図は本発明の第二の実施例を示す二乗演算回路図
である。
である。
第２図に示すように、この二乗演算回路はANDゲート
１〜６と全加速器7,11,13,15と半加速器16〜20とを有
し、二進数の４ビット入力A3〜A0に対し二進数の８ビッ
ト出力C7〜C0を得るものである。
１〜６と全加速器7,11,13,15と半加速器16〜20とを有
し、二進数の４ビット入力A3〜A0に対し二進数の８ビッ
ト出力C7〜C0を得るものである。
かかる演算回路における動作は前述した第一の実施例
と同じであるが、本実施例では回路中で二入力しかない
加算器に半加算器16〜20を用いることにより、回路規模
を小さくできるという利点がある。
と同じであるが、本実施例では回路中で二入力しかない
加算器に半加算器16〜20を用いることにより、回路規模
を小さくできるという利点がある。
第３図は本発明の第三の実施例を示す二乗演算回路図
である。
である。
第３図に示すように、本実施例はANDゲートに代わるN
ORゲート21〜26と全加算器７〜15とインバータ27〜30と
を有し、４ビット入力A3〜A0に対し８ビット出力C7〜C0
を得るものである。
ORゲート21〜26と全加算器７〜15とインバータ27〜30と
を有し、４ビット入力A3〜A0に対し８ビット出力C7〜C0
を得るものである。
かかる演算回路においては、前述した第一の実施例に
おけるANDゲート１〜６をNORゲート21〜26に代え、イン
バータ27〜30を追加することにより、負論理に対応でき
るという利点がある。
おけるANDゲート１〜６をNORゲート21〜26に代え、イン
バータ27〜30を追加することにより、負論理に対応でき
るという利点がある。
第４図は本発明の第四の実施例を示す二乗演算回路図
である。
である。
第４図に示すように、本実施例はANDゲート31〜36と
全加算器37〜42とを有し、二進数の４ビット入力A3〜A0
に対し二進数の８ビット出力C7〜C0を得るものである。
全加算器37〜42とを有し、二進数の４ビット入力A3〜A0
に対し二進数の８ビット出力C7〜C0を得るものである。
本実施例において、A3〜A0で示す入力の4bitの二進数
を（a3＋a2＋a1＋a0）とすると、この時の二乗演算は、 （a3＋a2＋a1＋a0）２ ＝a0 2 ＋2a1a0＋a1 2 ＋2a2（a1＋a0）＋a2 2 ＋2a3（a2＋a1＋a0）＋a3 2 となる。かかる二乗演算において、ANDゲート31は2a1a0
の演算を行ない、全加算器37は2a1a0＋a1 2の加算を行な
う。次に、ANDゲート32,33は2a2（a1＋a0）の演算を行
ない、全加算器38,39はそれまでの部分和を求める。次
に、ANDゲート34〜36は2a3（a2＋a1＋a0）の演算を行な
い、全加算器40〜42は二乗項を含むそれまでの総和を求
めることにより、８ビット出力C7〜C0を得る。
を（a3＋a2＋a1＋a0）とすると、この時の二乗演算は、 （a3＋a2＋a1＋a0）２ ＝a0 2 ＋2a1a0＋a1 2 ＋2a2（a1＋a0）＋a2 2 ＋2a3（a2＋a1＋a0）＋a3 2 となる。かかる二乗演算において、ANDゲート31は2a1a0
の演算を行ない、全加算器37は2a1a0＋a1 2の加算を行な
う。次に、ANDゲート32,33は2a2（a1＋a0）の演算を行
ない、全加算器38,39はそれまでの部分和を求める。次
に、ANDゲート34〜36は2a3（a2＋a1＋a0）の演算を行な
い、全加算器40〜42は二乗項を含むそれまでの総和を求
めることにより、８ビット出力C7〜C0を得る。
第５図は本発明の第五の実施例を示す二乗演算回路図
である。
である。
第５図に示すように、本実施例はANDゲート31〜36と
半加算器43〜45と全加算器38,40,41とを有し、４ビット
入力A3〜A0に対し８ビット出力C7〜C0を得るものであ
る。この演算回路における動作は前述した第四の実施例
と同じであるが、本実施例では回路中でを用いることに
より、回路規模を小さくできるという利点がある。
半加算器43〜45と全加算器38,40,41とを有し、４ビット
入力A3〜A0に対し８ビット出力C7〜C0を得るものであ
る。この演算回路における動作は前述した第四の実施例
と同じであるが、本実施例では回路中でを用いることに
より、回路規模を小さくできるという利点がある。
上述した第一〜第五の実施例において、二乗演算がMS
B側あるいはLSB側の演算になるので、従来回路と比較し
ても回路素子が半分以下になり、回路規模が小さくなる
だけでなく、ANDゲートや加算器等による遅延時間が少
なくなる。
B側あるいはLSB側の演算になるので、従来回路と比較し
ても回路素子が半分以下になり、回路規模が小さくなる
だけでなく、ANDゲートや加算器等による遅延時間が少
なくなる。
以上説明したように、本発明の二乗演算回路は、二進
数の二乗演算において、多項式の二乗の展開を用いて同
類項をまとめ生じた係数２の乗算を左シフトで行ない二
乗項の合計は１ビットおきに加算することにより、もし
くはMSBとそれより下位のデータ数を求めて加算し二乗
項の合計も同時に行うことにより回路規模を小さくし、
また遅延を少なくできるという効果がある。
数の二乗演算において、多項式の二乗の展開を用いて同
類項をまとめ生じた係数２の乗算を左シフトで行ない二
乗項の合計は１ビットおきに加算することにより、もし
くはMSBとそれより下位のデータ数を求めて加算し二乗
項の合計も同時に行うことにより回路規模を小さくし、
また遅延を少なくできるという効果がある。
第１図乃至第３図はそれぞれ本発明の第一乃至第三の実
施例を示す二乗演算回路図、第４図および第５図はそれ
ぞれ本発明の第四および第五の実施例を示す二乗演算回
路図、第６図は従来の一例を示す二乗演算回路図であ
る。 １〜6,31〜36……ANDゲート、７〜15,37〜42……全加速
器、16〜20,43〜45……半加算器、21〜26……NORゲー
ト、27〜30……インバータ、A0〜A3……4bit入力、C0〜
C7……8bit出力。
施例を示す二乗演算回路図、第４図および第５図はそれ
ぞれ本発明の第四および第五の実施例を示す二乗演算回
路図、第６図は従来の一例を示す二乗演算回路図であ
る。 １〜6,31〜36……ANDゲート、７〜15,37〜42……全加速
器、16〜20,43〜45……半加算器、21〜26……NORゲー
ト、27〜30……インバータ、A0〜A3……4bit入力、C0〜
C7……8bit出力。
Claims (2)
- 【請求項１】二進数の二乗演算を部分積とシフト加算器
とで構成する二乗演算回路において、入力データのLSB
とLSBより上位のデータとの第一の部分積出力と、前記L
SBの次の上位ビットとそのビット以上のデータとの第二
の部分積出力と、前記操作を繰り返して求めた前記第一
および第二の部分積出力を加算するときに各々１ビット
づつ上位へシフトして加算し、前記加算出力と入力デー
タとを１ビットおきの偶数出力に直接加算することを特
徴とする二乗演算回路。 - 【請求項２】二進数の二乗演算を部分積とシフト加算器
とで構成する二乗演算回路において、入力データのMSB
とMSBより下位のデータとの第一の部分積出力と、前記M
SBの１つ下位のビットとそのビットより下位のデータと
の第二の部分積出力と、前記操作を繰り返して求めた前
記第一および第二の部分積出力を加算するときに各々１
ビットづつ上位へシフトして加算し、前記加算出力と入
力データとを１ビットおきの偶数出力に直接加算するこ
とを特徴とする二乗演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173201A JP2551111B2 (ja) | 1988-07-11 | 1988-07-11 | 二乗演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173201A JP2551111B2 (ja) | 1988-07-11 | 1988-07-11 | 二乗演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222734A JPH0222734A (ja) | 1990-01-25 |
| JP2551111B2 true JP2551111B2 (ja) | 1996-11-06 |
Family
ID=15955983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173201A Expired - Fee Related JP2551111B2 (ja) | 1988-07-11 | 1988-07-11 | 二乗演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551111B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10312826A (ja) * | 1997-03-10 | 1998-11-24 | Sanyo Electric Co Ltd | 非水電解質電池及びその充電方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137935A (en) * | 1978-04-19 | 1979-10-26 | Toshiba Corp | Four-bit square-law circuit |
-
1988
- 1988-07-11 JP JP63173201A patent/JP2551111B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222734A (ja) | 1990-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |