JP3264250B2 - 加算回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は加算回路に関し、特
にメモリＬＳIや論理ＬＳIを構成する基本回路として用
いて好適な加算回路に関する。
にメモリＬＳIや論理ＬＳIを構成する基本回路として用
いて好適な加算回路に関する。
【０００２】
【従来の技術】従来の加算回路として、１９９３年にア
イトリプルイー（IEEE）より発行された「IEEE 1993 DI
GEST of TECHNICAL PAPERS」には、井上らによる「３０
０ＭＨｚ１６ビットバイシーモス・ビデオ・信号処理プ
ロセッサ（A 300MHz 16b BiCMOS Video Signal P
rocessor）」と題する論文の３７頁の図３に記載されて
いるＢＬＣ加算器が知られている。
イトリプルイー（IEEE）より発行された「IEEE 1993 DI
GEST of TECHNICAL PAPERS」には、井上らによる「３０
０ＭＨｚ１６ビットバイシーモス・ビデオ・信号処理プ
ロセッサ（A 300MHz 16b BiCMOS Video Signal P
rocessor）」と題する論文の３７頁の図３に記載されて
いるＢＬＣ加算器が知られている。
【０００３】図３は、従来の加算回路を用いて構成され
た論理回路の構成の一例を示す図である。図３を参照す
ると、ｎビット入力信号１００を入力とする加算回路１
１０は、ｎビット入力信号１００に１を加え、加算回路
１１１はｎビット入力信号１００に２を加え、ｎ＋１ビ
ット２入力セレクタ１１２は、セレクタ制御信号１３０
の値に従って、加算回路１１０と加算回路１１１の加算
結果のいずれかをｎ＋１ビット信号１２０として選択出
力する。
た論理回路の構成の一例を示す図である。図３を参照す
ると、ｎビット入力信号１００を入力とする加算回路１
１０は、ｎビット入力信号１００に１を加え、加算回路
１１１はｎビット入力信号１００に２を加え、ｎ＋１ビ
ット２入力セレクタ１１２は、セレクタ制御信号１３０
の値に従って、加算回路１１０と加算回路１１１の加算
結果のいずれかをｎ＋１ビット信号１２０として選択出
力する。
【０００４】図４は、図３に示した加算回路１１０を構
成の一例に示す図であり、４ビット入力信号に１を加え
る加算回路である。図４において、２００〜２０３は４
ビット入力信号であり、２００が最上位桁であり、２０
３が最下位桁である。２１０〜２１２は第１〜３の２入
力ＮＡＮＤ回路であり、２２０、２２１は第１、２の２
入力ＮＯＲ回路であり、２３０〜２３２は第１〜３の２
入力ＸＯＲ回路であり、２１３、２２２、２２３、２３
３は第１〜４のインバータ回路である。２４０は桁上げ
出力であり、２４１が出力の最上位桁であり、２４４が
最下位桁である。
成の一例に示す図であり、４ビット入力信号に１を加え
る加算回路である。図４において、２００〜２０３は４
ビット入力信号であり、２００が最上位桁であり、２０
３が最下位桁である。２１０〜２１２は第１〜３の２入
力ＮＡＮＤ回路であり、２２０、２２１は第１、２の２
入力ＮＯＲ回路であり、２３０〜２３２は第１〜３の２
入力ＸＯＲ回路であり、２１３、２２２、２２３、２３
３は第１〜４のインバータ回路である。２４０は桁上げ
出力であり、２４１が出力の最上位桁であり、２４４が
最下位桁である。
【０００５】図５は、図３に示したの従来の加算回路１
１１の回路構成の一例を示す図であり、４ビット入力信
号に２を加える加算回路である。図５において、３００
〜３０３は４ビット入力信号で、３００が最上位桁であ
り、３０３が最下位桁である。３１０と３１１は第１、
２の２入力ＮＡＮＤ回路であり、３２０は第１の２入力
ＮＯＲ回路であり、３３０、３３１は第１、２の２入力
ＸＯＲ回路であり、３１２、３１３、３２１、３２２、
３３２、３３３は第１〜６のインバータ回路である。３
４０は桁上げ出力であり、３４１が出力の最上位桁、３
４４が最下位桁である。
１１の回路構成の一例を示す図であり、４ビット入力信
号に２を加える加算回路である。図５において、３００
〜３０３は４ビット入力信号で、３００が最上位桁であ
り、３０３が最下位桁である。３１０と３１１は第１、
２の２入力ＮＡＮＤ回路であり、３２０は第１の２入力
ＮＯＲ回路であり、３３０、３３１は第１、２の２入力
ＸＯＲ回路であり、３１２、３１３、３２１、３２２、
３３２、３３３は第１〜６のインバータ回路である。３
４０は桁上げ出力であり、３４１が出力の最上位桁、３
４４が最下位桁である。
【０００６】
【発明が解決しようとする課題】ｎ桁の２進数と１桁の
２進数と定数を加算する場合、図３に示した回路が用い
られていたが、この回路構成においては、２個の加算器
１１０、１１１と、セレクタ１１２が必要であるため、
回路面積が大きくなる、という問題を有している。
２進数と定数を加算する場合、図３に示した回路が用い
られていたが、この回路構成においては、２個の加算器
１１０、１１１と、セレクタ１１２が必要であるため、
回路面積が大きくなる、という問題を有している。
【０００７】またセレクタ１１２を通るため、遅延時間
（入力から出力までの伝搬遅延時間）が増大する、とい
う問題もある。
（入力から出力までの伝搬遅延時間）が増大する、とい
う問題もある。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ｎ桁の２進数と
１桁の２進数と定数１を加算する、高速かつ省面積の加
算回路を提供することにある。
てなされたものであって、その目的は、ｎ桁の２進数と
１桁の２進数と定数１を加算する、高速かつ省面積の加
算回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明の加算回路は、ｎビットの第１の入力信号と１ビット
の第２の入力信号とに対して、前記第１の入力信号の最
下位ビットと前記第２の入力信号との論理和を求める回
路と、前記第１の入力信号の最下位ビットと前記第２の
入力信号との論理和出力と、前記第１の入力信号の第２
最下位ビットとの論理積を求める回路と、を含む。本発
明は、ｎビット入力信号のうちの第１ビット信号と入力
された１ビットの制御信号との否定論理和をとる第１の
論理ゲートと、前記第１ビット信号と前記制御信号との
論理和をとり、該論理和出力と、前記第１ビット信号の
１つ上位ビットである第２ビット信号との否定論理積を
とる第２の論理ゲートと、前記第１ビット信号と前記制
御信号との排他的否定論理和をとり第１ビット出力信号
として出力する第３の論理ゲートと、を含み、前記第１
の論理ゲートの出力をインバータで反転した信号を第１
ビットの桁上げ信号として前記第２ビット信号との排他
的論理和をとり第２ビット出力信号として出力し、前記
第２の論理ゲートの出力をインバータで反転した信号を
第２ビットの桁上げ信号として前記第２ビット信号より
も１ビット上位の第３ビット信号との排他的論理和をと
り第３ビット出力信号として出力し、前記第１、及び第
２の論理ゲートの出力が第４ビット以降の加算及び桁上
げ計算に用いられるように構成される。
明の加算回路は、ｎビットの第１の入力信号と１ビット
の第２の入力信号とに対して、前記第１の入力信号の最
下位ビットと前記第２の入力信号との論理和を求める回
路と、前記第１の入力信号の最下位ビットと前記第２の
入力信号との論理和出力と、前記第１の入力信号の第２
最下位ビットとの論理積を求める回路と、を含む。本発
明は、ｎビット入力信号のうちの第１ビット信号と入力
された１ビットの制御信号との否定論理和をとる第１の
論理ゲートと、前記第１ビット信号と前記制御信号との
論理和をとり、該論理和出力と、前記第１ビット信号の
１つ上位ビットである第２ビット信号との否定論理積を
とる第２の論理ゲートと、前記第１ビット信号と前記制
御信号との排他的否定論理和をとり第１ビット出力信号
として出力する第３の論理ゲートと、を含み、前記第１
の論理ゲートの出力をインバータで反転した信号を第１
ビットの桁上げ信号として前記第２ビット信号との排他
的論理和をとり第２ビット出力信号として出力し、前記
第２の論理ゲートの出力をインバータで反転した信号を
第２ビットの桁上げ信号として前記第２ビット信号より
も１ビット上位の第３ビット信号との排他的論理和をと
り第３ビット出力信号として出力し、前記第１、及び第
２の論理ゲートの出力が第４ビット以降の加算及び桁上
げ計算に用いられるように構成される。
【００１０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の加算回路は、その好ましい実施の形態に
おいて、各桁において桁上げが発生するかどうかを計算
する回路に、図１に示す回路を用いたものである図１を
参照すると、ｎビットの第１の入力信号と１ビットの第
２の入力信号とに対して、第１の入力信号の最下位ビッ
ト（４０３）と、第２の入力信号（４５０）との論理和
を求める回路と、第１の入力信号の最下位ビットと前記
第２の入力信号との論理和出力と、第１の入力信号の第
２最下位ビット（４０２）との論理積を求める回路（４
１２）と、を備える。
する。本発明の加算回路は、その好ましい実施の形態に
おいて、各桁において桁上げが発生するかどうかを計算
する回路に、図１に示す回路を用いたものである図１を
参照すると、ｎビットの第１の入力信号と１ビットの第
２の入力信号とに対して、第１の入力信号の最下位ビッ
ト（４０３）と、第２の入力信号（４５０）との論理和
を求める回路と、第１の入力信号の最下位ビットと前記
第２の入力信号との論理和出力と、第１の入力信号の第
２最下位ビット（４０２）との論理積を求める回路（４
１２）と、を備える。
【００１１】本発明は、ｎビット入力信号Ａに１を加え
る、従来の加算回路の一部論理ゲート（従来の加算回路
を示す図２の２１２、２１３、２３３）の構成を変更す
ることによって（図３の４１２、４１３、４３３参
照）、ｎビット入力信号Ａに、１ビットの第２の入力信
号と定数１を加えることができるようにしたものであ
る。本発明は、このような改良により、加算器が２個必
要であるところを１個にすることができ、面積を半減す
ることができる。また、論理段数を減らすことができ、
回路を高速化することができる。
る、従来の加算回路の一部論理ゲート（従来の加算回路
を示す図２の２１２、２１３、２３３）の構成を変更す
ることによって（図３の４１２、４１３、４３３参
照）、ｎビット入力信号Ａに、１ビットの第２の入力信
号と定数１を加えることができるようにしたものであ
る。本発明は、このような改良により、加算器が２個必
要であるところを１個にすることができ、面積を半減す
ることができる。また、論理段数を減らすことができ、
回路を高速化することができる。
【００１２】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１３】図２は、本発明の一実施例をなす加算回路
の構成を示す図であり、入力信号Ａが４ビットの構成を
示している。４００〜４０３は４ビット入力信号であ
り、４００が最上位ビット（ＭＳＢ）であり、４０３が
最下位ビット（ＬＳＢ）である。４１０〜４３３は論理
ゲートであり、４１０〜４２３は各ビットの桁上げを生
成し、４３０〜４３３は各ビット入力と下位からの桁上
げの１ビット加算を行っている。４４０〜４４４が５ビ
ット出力結果であり、４４０は桁上げ出力であり、４４
４が最下位ビットである。
の構成を示す図であり、入力信号Ａが４ビットの構成を
示している。４００〜４０３は４ビット入力信号であ
り、４００が最上位ビット（ＭＳＢ）であり、４０３が
最下位ビット（ＬＳＢ）である。４１０〜４３３は論理
ゲートであり、４１０〜４２３は各ビットの桁上げを生
成し、４３０〜４３３は各ビット入力と下位からの桁上
げの１ビット加算を行っている。４４０〜４４４が５ビ
ット出力結果であり、４４０は桁上げ出力であり、４４
４が最下位ビットである。
【００１４】４５０はデータ信号Ａに１を加えるか２を
加えるかを決定する制御信号であり、制御信号４５０が
０の場合は１を加算し、制御信号４５０が１の場合は２
を加算する。
加えるかを決定する制御信号であり、制御信号４５０が
０の場合は１を加算し、制御信号４５０が１の場合は２
を加算する。
【００１５】論理素子４１２、４１３、４３３が、従来
の加算回路に対して変更した論理ゲートである。なお、
論理素子４１０、４１１は、図４に示した回路と同様、
２入力ＮＡＮＤ回路であり、論理素子４２０、４２１は
２入力ＮＯＲ回路、４３０、４３１、４３２は２入力排
他的論理和（ＸＯＲ）回路であり、論理素子４２２、４
２３はインバータである。
の加算回路に対して変更した論理ゲートである。なお、
論理素子４１０、４１１は、図４に示した回路と同様、
２入力ＮＡＮＤ回路であり、論理素子４２０、４２１は
２入力ＮＯＲ回路、４３０、４３１、４３２は２入力排
他的論理和（ＸＯＲ）回路であり、論理素子４２２、４
２３はインバータである。
【００１６】論理素子４１２は、ＯＲ-ＮＡＮＤ複合ゲ
ートであり、制御信号４５０が０の場合は、図４に示し
たＮＡＮＤ回路２１２と同様に、ＮＡＮＤゲートとして
機能し、制御信号４５０が１の場合には、図４のインバ
ータ３１２と同様に、最下位ビット４０３の信号を反転
するインバータとして機能する。
ートであり、制御信号４５０が０の場合は、図４に示し
たＮＡＮＤ回路２１２と同様に、ＮＡＮＤゲートとして
機能し、制御信号４５０が１の場合には、図４のインバ
ータ３１２と同様に、最下位ビット４０３の信号を反転
するインバータとして機能する。
【００１７】また、論理素子４１３はＮＯＲゲートであ
り、制御信号４５０が０の場合には、図３に示したイン
バータ２１３と同様インバータとして機能し、制御信号
４５０が１の場合には、最下位ビット４０３の値にかか
わらず０を出力する。
り、制御信号４５０が０の場合には、図３に示したイン
バータ２１３と同様インバータとして機能し、制御信号
４５０が１の場合には、最下位ビット４０３の値にかか
わらず０を出力する。
【００１８】最下位ビットの加算を行うＸＮＯＲ（Excl
usive ＮＯＲ；排他的否定論理和）ゲート４３３は、
制御信号４５０により出力が変化する。制御信号４５０
が０の場合はＡ＋１を出力する回路であり、ＸＮＯＲ４
３３は、最下位ビット入力４０３の反転信号を出力す
る。またＸＮＯＲ４３３は、制御信号４５０が１の場合
はＡ＋２を出力する回路であり、最下位ビット入力４０
３の信号をそのまま出力する。すなわち、制御信号４５
０が０の場合には、ｎビット信号Ａに１を加えるという
図４に示した加算回路の動作を行い、制御信号４５０が
１の場合には、ｎビット信号Ａに２を加えるという図４
に示した加算回路の動作を行う。
usive ＮＯＲ；排他的否定論理和）ゲート４３３は、
制御信号４５０により出力が変化する。制御信号４５０
が０の場合はＡ＋１を出力する回路であり、ＸＮＯＲ４
３３は、最下位ビット入力４０３の反転信号を出力す
る。またＸＮＯＲ４３３は、制御信号４５０が１の場合
はＡ＋２を出力する回路であり、最下位ビット入力４０
３の信号をそのまま出力する。すなわち、制御信号４５
０が０の場合には、ｎビット信号Ａに１を加えるという
図４に示した加算回路の動作を行い、制御信号４５０が
１の場合には、ｎビット信号Ａに２を加えるという図４
に示した加算回路の動作を行う。
【００１９】なお、本発明は上記各実施例に限定され
ず、本発明の原理に準ずる各種変形を含むことは勿論で
ある。ｎビット入力のｎは４に限定されない。またＣＭ
ＯＳ回路を用いた実施例を示したため、ＯＲ論理を求め
るために、基本ゲートであるＮＯＲ回路を用いている
が、ＯＲ回路を用いてもよい。
ず、本発明の原理に準ずる各種変形を含むことは勿論で
ある。ｎビット入力のｎは４に限定されない。またＣＭ
ＯＳ回路を用いた実施例を示したため、ＯＲ論理を求め
るために、基本ゲートであるＮＯＲ回路を用いている
が、ＯＲ回路を用いてもよい。
【００２０】本実施例においてはＯＲ−ＮＡＮＤ複合ゲ
ートを用いたが、特に複合ゲートに限定しない。ＸＯＲ
回路は様々な実現の仕方があるが、複数のゲートを用い
てＸＯＲの機能を実現してもよいことは勿論である。
ートを用いたが、特に複合ゲートに限定しない。ＸＯＲ
回路は様々な実現の仕方があるが、複数のゲートを用い
てＸＯＲの機能を実現してもよいことは勿論である。
【００２１】また上記実施例で示している論理回路に対
し、これより多くの入力端子を持つ回路の入力を論理値
“１”または“０”に固定することで代用することも可
能である。例えば、多入力ＮＡＮＤ回路において、未使
用入力端子を論理値“１”に固定することでインバータ
として用いたり、より入力数の少ないＮＡＮＤとして用
いることができる。
し、これより多くの入力端子を持つ回路の入力を論理値
“１”または“０”に固定することで代用することも可
能である。例えば、多入力ＮＡＮＤ回路において、未使
用入力端子を論理値“１”に固定することでインバータ
として用いたり、より入力数の少ないＮＡＮＤとして用
いることができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
図３を参照して説明した従来の加算器よりも遅延時間を
短縮すると共に、回路規模面積を縮減し、ｎビットの第
１の入力信号に対して１ビットの第２の入力と定数１を
加える加算回路を実現するという効果を奏する。すなわ
ち、本発明によれば、図４等に示した従来の一つの加算
器分の遅延時間及び回路面積にて＋１、＋２を選択して
加算する回路を実現している。
図３を参照して説明した従来の加算器よりも遅延時間を
短縮すると共に、回路規模面積を縮減し、ｎビットの第
１の入力信号に対して１ビットの第２の入力と定数１を
加える加算回路を実現するという効果を奏する。すなわ
ち、本発明によれば、図４等に示した従来の一つの加算
器分の遅延時間及び回路面積にて＋１、＋２を選択して
加算する回路を実現している。
【図１】本発明の実施例の構造を示す図である。
【図２】本発明の実施の形態の構造を示す論理ゲート図
の例である。
の例である。
【図３】従来の加算回路を用いた論理回路例を示す図で
ある。
ある。
【図４】従来の４ビット入力信号Ａに１を加える加算回
路を示す論理ゲート図である。
路を示す論理ゲート図である。
【図５】従来の４ビット入力信号Ａに２を加える加算回
路を示す論理ゲート図である。
路を示す論理ゲート図である。
１００ ｎビット入力 １１０ ｎビット入力に１を足す加算器 １１１ ｎビット入力に２を足す加算器 １１２ ｎ＋１ビット２入力セレクタ １２０ セレクタのｎ＋１ビット出力信号 １３０ セレクタの制御信号 １４０ １１０の加算器のｎ＋１ビット出力信号 １４１ １１１の加算器のｎ＋１ビット出力信号 ２００ 第１の入力信号 ２０１ 第２の入力信号 ２０２ 第３の入力信号 ２０３ 第４の入力信号 ２１０ 第１の２入力ＮＡＮＤ ２１１ 第２の２入力ＮＡＮＤ ２１２ 第３の２入力ＮＡＮＤ ２１３ 第１のインバータ ２２０ 第１の２入力ＮＯＲ ２２１ 第２の２入力ＮＯＲ ２２２ 第２のインバータ ２２３ 第３のインバータ ２３０ 第１の２入力ＸＯＲ ２３１ 第２の２入力ＸＯＲ ２３２ 第３の２入力ＸＯＲ ２３３ 第４のインバータ ２４０ 桁上げ出力 ２４１ 第１の出力信号 ２４２ 第２の出力信号 ２４３ 第３の出力信号 ２４４ 第４の出力信号 ３００ 第１の入力信号 ３０１ 第２の入力信号 ３０２ 第３の入力信号 ３０３ 第４の入力信号 ３１０ 第１の２入力ＮＡＮＤ ３１１ 第２の２入力ＮＡＮＤ ３１２ 第１のインバータ ３１３ 第２のインバータ ３２０ 第１の２入力ＮＯＲ ３２１ 第３のインバータ ３２２ 第４のインバータ ３３０ 第１の２入力ＸＯＲ ３３１ 第２の２入力ＸＯＲ ３３２ 第５のインバータ ３３３ 第６のインバータ ３４０ 桁上げ出力 ３４１ 第１の出力信号 ３４２ 第２の出力信号 ３４３ 第３の出力信号 ３４４ 第４の出力信号 ４００ 第１の入力信号 ４０１ 第２の入力信号 ４０２ 第３の入力信号 ４０３ 第４の入力信号 ４１０ 第１の２入力ＮＡＮＤ ４１１ 第２の２入力ＮＡＮＤ ４１２ 第１の３入力ＯＲ-ＮＡＮＤ ４１３ 第３の２入力ＮＯＲ ４２０ 第１の２入力ＮＯＲ ４２１ 第２の２入力ＮＯＲ ４２２ 第１のインバータ ４２３ 第２のインバータ ４３０ 第１の２入力ＸＯＲ ４３１ 第２の２入力ＸＯＲ ４３２ 第３の２入力ＸＯＲ ４３３ 第４の２入力ＸＮＯＲ ４４０ 桁上げ出力 ４４１ 第１の出力信号 ４４２ 第２の出力信号 ４４３ 第３の出力信号 ４４４ 第４の出力信号
Claims (2)
- 【請求項１】ｎビット入力信号のうちの第１ビット信号
と入力された１ビットの制御信号との否定論理和をとる
第１の論理ゲートと、 前記第１ビット信号と前記制御信号との論理和をとり、
該論理和出力と、前記第１ビット信号の１つ上位ビット
である第２ビット信号との否定論理積をとる第２の論理
ゲートと、 前記第１ビット信号と前記制御信号との排他的否定論理
和をとり第１ビット出力信号として出力する第３の論理
ゲートと、 を含み、 前記第１の論理ゲートの出力をインバータで反転した信
号を第１ビットの桁上げ信号として前記第２ビット信号
との排他的論理和をとり第２ビット出力信号として出力
し、 前記第２の論理ゲートの出力をインバータで反転した信
号を第２ビットの桁上げ信号として前記第２ビット信号
よりも１ビット上位の第３ビット信号との排他的論理和
をとり第３ビット出力信号として出力し、 前記第１、及び第２の論理ゲートの出力が第４ビット以
降の加算及び桁上げ計算に用いられるように構成されて
なる、ことを特徴とする加算回路。 - 【請求項２】前記第１ビット信号を前記ｎビット入力信
号の最下位ビットとし、前記制御信号の論理値０、１に
応じて、前記ｎビット入力信号に、＋１、＋２加算した
結果を出力することを特徴とする請求項１記載の加算回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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