JPS62287713A - プログラムカウンタ - Google Patents
プログラムカウンタInfo
- Publication number
- JPS62287713A JPS62287713A JP61131395A JP13139586A JPS62287713A JP S62287713 A JPS62287713 A JP S62287713A JP 61131395 A JP61131395 A JP 61131395A JP 13139586 A JP13139586 A JP 13139586A JP S62287713 A JPS62287713 A JP S62287713A
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- Japan
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- count
- program counter
- bits
- pco
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- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はマイクロコンピュータに搭載されるプログラム
カウンタに関し、ｆＰに２ のカウント（Ｎ＞１）時に
ｇｌるプログラムカウンタの制御方式に関する。
カウンタに関し、ｆＰに２ のカウント（Ｎ＞１）時に
ｇｌるプログラムカウンタの制御方式に関する。
従来、マイクロコンビエータに搭載されるプログラムカ
ウンタは５例えば第３図に示すような構成をとっていた
。本例は、その動作説明を簡潔に示すために４ビツトの
みの構成例を示す。第４図は第３図で示すプログラムカ
ウンタの動作を説明するタイムチャートである。
ウンタは５例えば第３図に示すような構成をとっていた
。本例は、その動作説明を簡潔に示すために４ビツトの
みの構成例を示す。第４図は第３図で示すプログラムカ
ウンタの動作を説明するタイムチャートである。
従来例の説明の前にプログラムカウンタの働きの中で本
発明で解決したいポイントの動作について理解を深める
ため以下に一般的になっているプログラムカウンタの制
御法について述べる。
発明で解決したいポイントの動作について理解を深める
ため以下に一般的になっているプログラムカウンタの制
御法について述べる。
マイクロコンピュータは通常１命令を実行する基本マシ
ンサイクルＴｏ、Ｔ’ｓ或いはＴ２を有し。
ンサイクルＴｏ、Ｔ’ｓ或いはＴ２を有し。
各々のサイクルは、さらに基本クロックＣＰＩ〜ＣＰｓ
に分割され演算処理が実行される。今命令実行中例えば
Ｔｏプサイルが判断命令の実行であったとする。本サイ
クルにおいて所定の条件判断が行なわれ１条件がとれな
かった場合には、Ｔ１サイクルの命令を実行し１条件が
とれた場合には、Ｔｌサイクルの命令を実行してはなら
ないため、通常強制的に、Ｔｌサイクルで実行される命
令なＮＯＰ命令（ノーオペレージ曹ン）に２きかえなけ
ればならない。（これをスキップ動作と呼ぶ）しかし、
ＴＸサイクルで実荷重べぎ命令が１マシンサイクルで終
了できなく２マシンサイクル命令であった場合は、続＜
Ｔ２サイクルもＮＯＰ命令にＺぎかえろ必要性が生じ、
何も実行しない期間が２マシンサイクルも続き、著しく
マイクロコンピュータの処理速度性能を落丁結果になる
。これを回避する方策としてＩ［ｏサイクルでスキップ
条件がとれた特続（′ｒ１サイクルのＣＰ１タイミング
で命令が１マシンサイクル命令か２マシンサイクル命令
か判断し、２マシンサイクル命令であった場合にプログ
ラムカウンタの現在の値に強制的に＋２することにより
、続（Ｔｚプサイルでは。
に分割され演算処理が実行される。今命令実行中例えば
Ｔｏプサイルが判断命令の実行であったとする。本サイ
クルにおいて所定の条件判断が行なわれ１条件がとれな
かった場合には、Ｔ１サイクルの命令を実行し１条件が
とれた場合には、Ｔｌサイクルの命令を実行してはなら
ないため、通常強制的に、Ｔｌサイクルで実行される命
令なＮＯＰ命令（ノーオペレージ曹ン）に２きかえなけ
ればならない。（これをスキップ動作と呼ぶ）しかし、
ＴＸサイクルで実荷重べぎ命令が１マシンサイクルで終
了できなく２マシンサイクル命令であった場合は、続＜
Ｔ２サイクルもＮＯＰ命令にＺぎかえろ必要性が生じ、
何も実行しない期間が２マシンサイクルも続き、著しく
マイクロコンピュータの処理速度性能を落丁結果になる
。これを回避する方策としてＩ［ｏサイクルでスキップ
条件がとれた特続（′ｒ１サイクルのＣＰ１タイミング
で命令が１マシンサイクル命令か２マシンサイクル命令
か判断し、２マシンサイクル命令であった場合にプログ
ラムカウンタの現在の値に強制的に＋２することにより
、続（Ｔｚプサイルでは。
スキップされた次のアドレスを修飾し、命令を実行する
方策がとられる。この方策は、ＮＯＰ時間は、スキップ
される命令が例え２マシンサイクル命令であってもｌマ
シンサイクル期間で終了可能なためマイクロコンビエー
タのメモリーアドレッシングの制御方法としては非常に
有効な手法といえる。本従来例も、この動作を実現する
ための制御がなされている。実際にはプログラムカウン
タは、大きなメモリーサイズをアドレスするために１０
ビット以上の構成がとられるのが普通である。
方策がとられる。この方策は、ＮＯＰ時間は、スキップ
される命令が例え２マシンサイクル命令であってもｌマ
シンサイクル期間で終了可能なためマイクロコンビエー
タのメモリーアドレッシングの制御方法としては非常に
有効な手法といえる。本従来例も、この動作を実現する
ための制御がなされている。実際にはプログラムカウン
タは、大きなメモリーサイズをアドレスするために１０
ビット以上の構成がとられるのが普通である。
第３図及び第４図に２いて図面中の符号は各々３〜６は
イクスクルーシゲオアゲート、７〜１０はマスタースレ
イプフリップフロップ、１１及び１２及び１７及び１９
はアンドゲート、１３〜１６はフリップフロップ、１８
及び２０はオアゲ−）、ＣＰＩ、ＣＦ２はクロック信号
、ＰＣ＋２は制御信号、ＰＣＯ〜ＰＣ３はプログラムカ
ウンタの出力を示す。本従来例では、重み２” Ｋ対
応するビットがＰＣＱ、重み２１ に対応するビット
がＰＣＩ、重み２２ に対応するビットがＰＯ２。
イクスクルーシゲオアゲート、７〜１０はマスタースレ
イプフリップフロップ、１１及び１２及び１７及び１９
はアンドゲート、１３〜１６はフリップフロップ、１８
及び２０はオアゲ−）、ＣＰＩ、ＣＦ２はクロック信号
、ＰＣ＋２は制御信号、ＰＣＯ〜ＰＣ３はプログラムカ
ウンタの出力を示す。本従来例では、重み２” Ｋ対
応するビットがＰＣＱ、重み２１ に対応するビット
がＰＣＩ、重み２２ に対応するビットがＰＯ２。
重み２３ に対応するビットがＰＯ２であり４ビツト
の構成となる。２１ ビットであるＰＣＩに着目しカウ
ント回路を説明する。カウンタ１ビツトの構成は、マス
タスレイプスリップ８及びその出力と前段（ＰＣＯのマ
スタースレイプ７出力）の桁上げ出力との加算動作を行
なうイクスクルーシブオア４．及び、前段からの桁上げ
出力と、ＰＣＩから発生する桁上げ出力をアンドゲート
１１により論理積をとることにより、次段（ＰＯ２）へ
の桁上げ１８号を生成する。フリップフロップ１４は。
の構成となる。２１ ビットであるＰＣＩに着目しカウ
ント回路を説明する。カウンタ１ビツトの構成は、マス
タスレイプスリップ８及びその出力と前段（ＰＣＯのマ
スタースレイプ７出力）の桁上げ出力との加算動作を行
なうイクスクルーシブオア４．及び、前段からの桁上げ
出力と、ＰＣＩから発生する桁上げ出力をアンドゲート
１１により論理積をとることにより、次段（ＰＯ２）へ
の桁上げ１８号を生成する。フリップフロップ１４は。
カウント結果をメモリアドレス信号として同期させる機
能をもつ。マスタースレイプクリップクロップ８．及び
フリップフロップ１４は、所定クロックＣＰＩ〜ＣＰ５
に同期しデータの書込み、読出し動作がなされる。又、
ＰＣ＋２は、スキップ動作時にプログラムカウンタの値
に強制的に＋２動作をさせろための制御信号であり２通
常動作時にマスタースレイプフリップフロップ７に供給
されるクロック信号ＣＰ２及びＣＦ２に加え、制御信号
ＰＣ＋２がアクティブ状態（論理的“１”）になった時
にｃｐ４ 、ＣＦ２も発生される。これらの動作は、ア
ンドグー）１７及びオアゲート１８或いはアンドゲート
１９及びオアゲート２０に裏って遂行される。
能をもつ。マスタースレイプクリップクロップ８．及び
フリップフロップ１４は、所定クロックＣＰＩ〜ＣＰ５
に同期しデータの書込み、読出し動作がなされる。又、
ＰＣ＋２は、スキップ動作時にプログラムカウンタの値
に強制的に＋２動作をさせろための制御信号であり２通
常動作時にマスタースレイプフリップフロップ７に供給
されるクロック信号ＣＰ２及びＣＦ２に加え、制御信号
ＰＣ＋２がアクティブ状態（論理的“１”）になった時
にｃｐ４ 、ＣＦ２も発生される。これらの動作は、ア
ンドグー）１７及びオアゲート１８或いはアンドゲート
１９及びオアゲート２０に裏って遂行される。
第４図のタイムチャートによれば、ＴＯ期間でのプログ
ラムカウンタの値ＰＣＯ〜ＰＣ３はヘキデシマルで”７
Ｈ” の状態である。Ｔｏ期間は判断命令実行サイクル
でありスキップ条件が成立し、続くＴｌサイクルに移行
する。Ｔ１サイクルでのプログラムカウンタ値はＴｏ期
間に＋１演算された′″８Ｈ″である。Ｔ１サイクルの
ＣＰＩタイミングにおいて、該期間で実行すべき命令の
所要マシンサイクルを解読し２マシンサイクル命令であ
った場合には、制御信号ＰＣ＋２を発生させることより
ＴＩ期間に２回インクリメント動作を実行する。即ちカ
ウント内容は、”９Ｈ”を経て’ＡＭ”になる。従って
続（Ｔｚプサイルでは、ＣＰＩによりカウント内容がサ
ンプリングされ、’ＡＨ“が出力されろことになる。
ラムカウンタの値ＰＣＯ〜ＰＣ３はヘキデシマルで”７
Ｈ” の状態である。Ｔｏ期間は判断命令実行サイクル
でありスキップ条件が成立し、続くＴｌサイクルに移行
する。Ｔ１サイクルでのプログラムカウンタ値はＴｏ期
間に＋１演算された′″８Ｈ″である。Ｔ１サイクルの
ＣＰＩタイミングにおいて、該期間で実行すべき命令の
所要マシンサイクルを解読し２マシンサイクル命令であ
った場合には、制御信号ＰＣ＋２を発生させることより
ＴＩ期間に２回インクリメント動作を実行する。即ちカ
ウント内容は、”９Ｈ”を経て’ＡＭ”になる。従って
続（Ｔｚプサイルでは、ＣＰＩによりカウント内容がサ
ンプリングされ、’ＡＨ“が出力されろことになる。
以上プログラムカウンタの出力ＰＣｏ〜ＰＣ３は、Ｔｏ
〜Ｔ２に対応し、” ７ Ｈ”→″８Ｈ″→″ＡＨ”の
進行となる。
〜Ｔ２に対応し、” ７ Ｈ”→″８Ｈ″→″ＡＨ”の
進行となる。
上述した従来のプログラムカウンタに対する十２動作は
、１マシンサイクル中に２回カウント動作をしなければ
ならない。即ち通常の＋１動作時の２倍のスピードでカ
ウント動作を終了しなくてはならな（、マイクロコンビ
エータ製造デバイスの設計時に、各論理ゲートを形成す
るトランジスタの能力を２倍に上げなげれば、この様な
動作を実現出来なく、特に桁上げ信号は、プログラムカ
ウンタが十数ビットになるとぎは、当然中数段桁上げし
なげればならなく、スピードネックになる場合があり、
トランジスタの占有面積増大チップの収率減少、回路設
計負担の増大、デバイス設計の困難さをまね（結果にな
っていた。
、１マシンサイクル中に２回カウント動作をしなければ
ならない。即ち通常の＋１動作時の２倍のスピードでカ
ウント動作を終了しなくてはならな（、マイクロコンビ
エータ製造デバイスの設計時に、各論理ゲートを形成す
るトランジスタの能力を２倍に上げなげれば、この様な
動作を実現出来なく、特に桁上げ信号は、プログラムカ
ウンタが十数ビットになるとぎは、当然中数段桁上げし
なげればならなく、スピードネックになる場合があり、
トランジスタの占有面積増大チップの収率減少、回路設
計負担の増大、デバイス設計の困難さをまね（結果にな
っていた。
本発明はかかる点に鑑みてなされたもので、最小の回路
で構成することができ、さらにスピードネックを解消す
る手段を提供するもので、バイナリ−信号に応答してカ
ウントする複数ビット直列構成のプログラムカウンタに
８いて、２Ｎのカラｙ）（Ｎ）１）時に２Ｎ−１以下の
重みのビットに記憶されるカウント情報を保留するとと
もに、２Ｎ以上の重みのビットに＋１カウントすること
により、全体として２Ｎカウントを実現する裏５にした
ことを特徴とする。
で構成することができ、さらにスピードネックを解消す
る手段を提供するもので、バイナリ−信号に応答してカ
ウントする複数ビット直列構成のプログラムカウンタに
８いて、２Ｎのカラｙ）（Ｎ）１）時に２Ｎ−１以下の
重みのビットに記憶されるカウント情報を保留するとと
もに、２Ｎ以上の重みのビットに＋１カウントすること
により、全体として２Ｎカウントを実現する裏５にした
ことを特徴とする。
第１図は本発明の一実施例を示す図であり、第２図は実
施例を説明するためのタイムチャートである。第３図で
説明した従来例に比殺し一見して回路構成及び制御方法
が簡略化されていることがわかるつ 本発明は、カウント動作がバイナリ−で行なわれること
に着目し、２ のカウント動作であれば、Ｎに対応する
ビット以上のカウントデータに＋１インクリメントし、
Ｎ−１以下のビットのカウントデータを保留すればトー
タル的に２Ｎカウント動作と同様の結果が得られる回路
構成としている。
施例を説明するためのタイムチャートである。第３図で
説明した従来例に比殺し一見して回路構成及び制御方法
が簡略化されていることがわかるつ 本発明は、カウント動作がバイナリ−で行なわれること
に着目し、２ のカウント動作であれば、Ｎに対応する
ビット以上のカウントデータに＋１インクリメントし、
Ｎ−１以下のビットのカウントデータを保留すればトー
タル的に２Ｎカウント動作と同様の結果が得られる回路
構成としている。
即ち、第１図において、＋２（２１カウントアツプ）カ
ウント動作時には、２１〜２３ビツト（ＰＣ１〜ＰＣ３
）に対し＋１動作２° ピッ）（ＰＣＯ）に対しては、
現在のデータを保留する構成をとっている。
ウント動作時には、２１〜２３ビツト（ＰＣ１〜ＰＣ３
）に対し＋１動作２° ピッ）（ＰＣＯ）に対しては、
現在のデータを保留する構成をとっている。
これらの制御は、単純に制御信号ＰＣ＋２をもとに制御
されており通常の＋１動作時には、ＰＣＩに対するＰＣ
ｏからの桁上げ信号は、ＰＣＯ出力そのものが供給され
るが、制御信号ＰＣ＋２が発生した時は、オアゲート２
を介して強制的に桁上げ信号を２１ ビットの加算回
路であるイクスフルーシブオア省に供給するとともに、
２ ビットの加算回路であるイクスフルーシプオア３に
１０士２の反転信号をインバータ１を介し供給すること
により、見かけ上のカウント動作を停止させている。以
上の制御により第２図に示すタイムチャート動作が実現
出来る。これは、第４図で説明した従来の動作と結果的
に同一であり、第４図の説明時に詳ｍｌを述べてあり、
従来より動作が簡潔になっているため、ｔ￥ｊに説明は
しないが、クロック信号も、従来例では、５相用いてい
たものが２相で実現出来ている点に注目されたい。
されており通常の＋１動作時には、ＰＣＩに対するＰＣ
ｏからの桁上げ信号は、ＰＣＯ出力そのものが供給され
るが、制御信号ＰＣ＋２が発生した時は、オアゲート２
を介して強制的に桁上げ信号を２１ ビットの加算回
路であるイクスフルーシブオア省に供給するとともに、
２ ビットの加算回路であるイクスフルーシプオア３に
１０士２の反転信号をインバータ１を介し供給すること
により、見かけ上のカウント動作を停止させている。以
上の制御により第２図に示すタイムチャート動作が実現
出来る。これは、第４図で説明した従来の動作と結果的
に同一であり、第４図の説明時に詳ｍｌを述べてあり、
従来より動作が簡潔になっているため、ｔ￥ｊに説明は
しないが、クロック信号も、従来例では、５相用いてい
たものが２相で実現出来ている点に注目されたい。
又、上述の説明はプログラムカウンタのデータに対して
＋２（即ち＋２）の場合について述べたが、＋２Ｎ（Ｎ
＞１）のカウントアツプであれば、同様の手法で、実現
可能であることは自明である。
＋２（即ち＋２）の場合について述べたが、＋２Ｎ（Ｎ
＞１）のカウントアツプであれば、同様の手法で、実現
可能であることは自明である。
以上説明したように本発明は、プログラムカウンタに対
して＋１動作させる場合でも＋２Ｎ動作させる場合でも
、ｌマシンサイクル中に１回だけのカウント動作で可能
となり、制御系統も非常に簡略化され、回路的にも、最
小で実現出来５デバイスの設計の負担減少しいては、占
有面積の縮小チ・ツブ収率の増大等、その効果は大であ
る。
して＋１動作させる場合でも＋２Ｎ動作させる場合でも
、ｌマシンサイクル中に１回だけのカウント動作で可能
となり、制御系統も非常に簡略化され、回路的にも、最
小で実現出来５デバイスの設計の負担減少しいては、占
有面積の縮小チ・ツブ収率の増大等、その効果は大であ
る。
第１図は本発明の一実施例によるプログラムカウンタの
論理回路図、第２図はその実施例の動作を示すタイムチ
ャート、第３図は従来のプログラムカウンタの論理回路
図、第４図はその動作を説明するタイムチャートである
。 １°°゛・°・インバータ、２，１８．２０・・・・・
・オアゲート、３，４，５，６・・・°°°イクスフル
ーシブオアゲー）、７，８，９．１０・・・・・・マス
タースレイブフリップフロップ、１１，１２，１７，１
９・・・・・・アンドゲート、１３，１４，１５．１６
・・・・・・フリップフロブプ、ＰＣＯ、Ｐｃ１．Ｐｃ
２ 、Ｐｃ３・・・・・・プログラムカウンタ出力、Ｃ
ＰＩ、ＣＦ２゜ＣＦ２ 、ＣＦ２ 、ｃｐｓ・・・・・
・クロブク信号、ＰＣ＋２・・・・・・制御信号。 代理人 弁理士 内 原 晋 １Ｔ０１Ｔ１１Ｔ２１ ８ｚ区
論理回路図、第２図はその実施例の動作を示すタイムチ
ャート、第３図は従来のプログラムカウンタの論理回路
図、第４図はその動作を説明するタイムチャートである
。 １°°゛・°・インバータ、２，１８．２０・・・・・
・オアゲート、３，４，５，６・・・°°°イクスフル
ーシブオアゲー）、７，８，９．１０・・・・・・マス
タースレイブフリップフロップ、１１，１２，１７，１
９・・・・・・アンドゲート、１３，１４，１５．１６
・・・・・・フリップフロブプ、ＰＣＯ、Ｐｃ１．Ｐｃ
２ 、Ｐｃ３・・・・・・プログラムカウンタ出力、Ｃ
ＰＩ、ＣＦ２゜ＣＦ２ 、ＣＦ２ 、ｃｐｓ・・・・・
・クロブク信号、ＰＣ＋２・・・・・・制御信号。 代理人 弁理士 内 原 晋 １Ｔ０１Ｔ１１Ｔ２１ ８ｚ区
Claims (1)
- マイクロコンピュータに搭載され、バイナリー信号を計
数する複数ビット直列構成のプログラムカウンタにおい
て、２＾Ｎのカウント（Ｎ＞１）時に２＾Ｎ＾−＾１以
下の重みのビットに記憶されるカウント情報を保留する
とともに、２＾Ｎ以上の重みのビットに１加算すること
により２＾Ｎカウント動作を実現することを特徴とする
プログラムカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131395A JPS62287713A (ja) | 1986-06-05 | 1986-06-05 | プログラムカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131395A JPS62287713A (ja) | 1986-06-05 | 1986-06-05 | プログラムカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62287713A true JPS62287713A (ja) | 1987-12-14 |
Family
ID=15056967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131395A Pending JPS62287713A (ja) | 1986-06-05 | 1986-06-05 | プログラムカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62287713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6389444B1 (en) | 1998-07-10 | 2002-05-14 | Nec Corporation | Adder apparatus having single adder for +1 and +2 functions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227348A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Counter |
-
1986
- 1986-06-05 JP JP61131395A patent/JPS62287713A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227348A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Counter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6389444B1 (en) | 1998-07-10 | 2002-05-14 | Nec Corporation | Adder apparatus having single adder for +1 and +2 functions |
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