JPS62287713A - プログラムカウンタ - Google Patents
プログラムカウンタInfo
- Publication number
- JPS62287713A JPS62287713A JP61131395A JP13139586A JPS62287713A JP S62287713 A JPS62287713 A JP S62287713A JP 61131395 A JP61131395 A JP 61131395A JP 13139586 A JP13139586 A JP 13139586A JP S62287713 A JPS62287713 A JP S62287713A
- Authority
- JP
- Japan
- Prior art keywords
- count
- program counter
- bits
- pco
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明はマイクロコンピュータに搭載されるプログラム
カウンタに関し、fPに2 のカウント(N>1)時に
glるプログラムカウンタの制御方式に関する。
カウンタに関し、fPに2 のカウント(N>1)時に
glるプログラムカウンタの制御方式に関する。
従来、マイクロコンビエータに搭載されるプログラムカ
ウンタは5例えば第3図に示すような構成をとっていた
。本例は、その動作説明を簡潔に示すために4ビツトの
みの構成例を示す。第4図は第3図で示すプログラムカ
ウンタの動作を説明するタイムチャートである。
ウンタは5例えば第3図に示すような構成をとっていた
。本例は、その動作説明を簡潔に示すために4ビツトの
みの構成例を示す。第4図は第3図で示すプログラムカ
ウンタの動作を説明するタイムチャートである。
従来例の説明の前にプログラムカウンタの働きの中で本
発明で解決したいポイントの動作について理解を深める
ため以下に一般的になっているプログラムカウンタの制
御法について述べる。
発明で解決したいポイントの動作について理解を深める
ため以下に一般的になっているプログラムカウンタの制
御法について述べる。
マイクロコンピュータは通常1命令を実行する基本マシ
ンサイクルTo、T’s或いはT2を有し。
ンサイクルTo、T’s或いはT2を有し。
各々のサイクルは、さらに基本クロックCPI〜CPs
に分割され演算処理が実行される。今命令実行中例えば
Toプサイルが判断命令の実行であったとする。本サイ
クルにおいて所定の条件判断が行なわれ1条件がとれな
かった場合には、T1サイクルの命令を実行し1条件が
とれた場合には、Tlサイクルの命令を実行してはなら
ないため、通常強制的に、Tlサイクルで実行される命
令なNOP命令(ノーオペレージ曹ン)に2きかえなけ
ればならない。(これをスキップ動作と呼ぶ)しかし、
TXサイクルで実荷重べぎ命令が1マシンサイクルで終
了できなく2マシンサイクル命令であった場合は、続<
T2サイクルもNOP命令にZぎかえろ必要性が生じ、
何も実行しない期間が2マシンサイクルも続き、著しく
マイクロコンピュータの処理速度性能を落丁結果になる
。これを回避する方策としてI[oサイクルでスキップ
条件がとれた特続(′r1サイクルのCP1タイミング
で命令が1マシンサイクル命令か2マシンサイクル命令
か判断し、2マシンサイクル命令であった場合にプログ
ラムカウンタの現在の値に強制的に+2することにより
、続(Tzプサイルでは。
に分割され演算処理が実行される。今命令実行中例えば
Toプサイルが判断命令の実行であったとする。本サイ
クルにおいて所定の条件判断が行なわれ1条件がとれな
かった場合には、T1サイクルの命令を実行し1条件が
とれた場合には、Tlサイクルの命令を実行してはなら
ないため、通常強制的に、Tlサイクルで実行される命
令なNOP命令(ノーオペレージ曹ン)に2きかえなけ
ればならない。(これをスキップ動作と呼ぶ)しかし、
TXサイクルで実荷重べぎ命令が1マシンサイクルで終
了できなく2マシンサイクル命令であった場合は、続<
T2サイクルもNOP命令にZぎかえろ必要性が生じ、
何も実行しない期間が2マシンサイクルも続き、著しく
マイクロコンピュータの処理速度性能を落丁結果になる
。これを回避する方策としてI[oサイクルでスキップ
条件がとれた特続(′r1サイクルのCP1タイミング
で命令が1マシンサイクル命令か2マシンサイクル命令
か判断し、2マシンサイクル命令であった場合にプログ
ラムカウンタの現在の値に強制的に+2することにより
、続(Tzプサイルでは。
スキップされた次のアドレスを修飾し、命令を実行する
方策がとられる。この方策は、NOP時間は、スキップ
される命令が例え2マシンサイクル命令であってもlマ
シンサイクル期間で終了可能なためマイクロコンビエー
タのメモリーアドレッシングの制御方法としては非常に
有効な手法といえる。本従来例も、この動作を実現する
ための制御がなされている。実際にはプログラムカウン
タは、大きなメモリーサイズをアドレスするために10
ビット以上の構成がとられるのが普通である。
方策がとられる。この方策は、NOP時間は、スキップ
される命令が例え2マシンサイクル命令であってもlマ
シンサイクル期間で終了可能なためマイクロコンビエー
タのメモリーアドレッシングの制御方法としては非常に
有効な手法といえる。本従来例も、この動作を実現する
ための制御がなされている。実際にはプログラムカウン
タは、大きなメモリーサイズをアドレスするために10
ビット以上の構成がとられるのが普通である。
第3図及び第4図に2いて図面中の符号は各々3〜6は
イクスクルーシゲオアゲート、7〜10はマスタースレ
イプフリップフロップ、11及び12及び17及び19
はアンドゲート、13〜16はフリップフロップ、18
及び20はオアゲ−)、CPI、CF2はクロック信号
、PC+2は制御信号、PCO〜PC3はプログラムカ
ウンタの出力を示す。本従来例では、重み2” K対
応するビットがPCQ、重み21 に対応するビット
がPCI、重み22 に対応するビットがPO2。
イクスクルーシゲオアゲート、7〜10はマスタースレ
イプフリップフロップ、11及び12及び17及び19
はアンドゲート、13〜16はフリップフロップ、18
及び20はオアゲ−)、CPI、CF2はクロック信号
、PC+2は制御信号、PCO〜PC3はプログラムカ
ウンタの出力を示す。本従来例では、重み2” K対
応するビットがPCQ、重み21 に対応するビット
がPCI、重み22 に対応するビットがPO2。
重み23 に対応するビットがPO2であり4ビツト
の構成となる。21 ビットであるPCIに着目しカウ
ント回路を説明する。カウンタ1ビツトの構成は、マス
タスレイプスリップ8及びその出力と前段(PCOのマ
スタースレイプ7出力)の桁上げ出力との加算動作を行
なうイクスクルーシブオア4.及び、前段からの桁上げ
出力と、PCIから発生する桁上げ出力をアンドゲート
11により論理積をとることにより、次段(PO2)へ
の桁上げ18号を生成する。フリップフロップ14は。
の構成となる。21 ビットであるPCIに着目しカウ
ント回路を説明する。カウンタ1ビツトの構成は、マス
タスレイプスリップ8及びその出力と前段(PCOのマ
スタースレイプ7出力)の桁上げ出力との加算動作を行
なうイクスクルーシブオア4.及び、前段からの桁上げ
出力と、PCIから発生する桁上げ出力をアンドゲート
11により論理積をとることにより、次段(PO2)へ
の桁上げ18号を生成する。フリップフロップ14は。
カウント結果をメモリアドレス信号として同期させる機
能をもつ。マスタースレイプクリップクロップ8.及び
フリップフロップ14は、所定クロックCPI〜CP5
に同期しデータの書込み、読出し動作がなされる。又、
PC+2は、スキップ動作時にプログラムカウンタの値
に強制的に+2動作をさせろための制御信号であり2通
常動作時にマスタースレイプフリップフロップ7に供給
されるクロック信号CP2及びCF2に加え、制御信号
PC+2がアクティブ状態(論理的“1”)になった時
にcp4 、CF2も発生される。これらの動作は、ア
ンドグー)17及びオアゲート18或いはアンドゲート
19及びオアゲート20に裏って遂行される。
能をもつ。マスタースレイプクリップクロップ8.及び
フリップフロップ14は、所定クロックCPI〜CP5
に同期しデータの書込み、読出し動作がなされる。又、
PC+2は、スキップ動作時にプログラムカウンタの値
に強制的に+2動作をさせろための制御信号であり2通
常動作時にマスタースレイプフリップフロップ7に供給
されるクロック信号CP2及びCF2に加え、制御信号
PC+2がアクティブ状態(論理的“1”)になった時
にcp4 、CF2も発生される。これらの動作は、ア
ンドグー)17及びオアゲート18或いはアンドゲート
19及びオアゲート20に裏って遂行される。
第4図のタイムチャートによれば、TO期間でのプログ
ラムカウンタの値PCO〜PC3はヘキデシマルで”7
H” の状態である。To期間は判断命令実行サイクル
でありスキップ条件が成立し、続くTlサイクルに移行
する。T1サイクルでのプログラムカウンタ値はTo期
間に+1演算された′″8H″である。T1サイクルの
CPIタイミングにおいて、該期間で実行すべき命令の
所要マシンサイクルを解読し2マシンサイクル命令であ
った場合には、制御信号PC+2を発生させることより
TI期間に2回インクリメント動作を実行する。即ちカ
ウント内容は、”9H”を経て’AM”になる。従って
続(Tzプサイルでは、CPIによりカウント内容がサ
ンプリングされ、’AH“が出力されろことになる。
ラムカウンタの値PCO〜PC3はヘキデシマルで”7
H” の状態である。To期間は判断命令実行サイクル
でありスキップ条件が成立し、続くTlサイクルに移行
する。T1サイクルでのプログラムカウンタ値はTo期
間に+1演算された′″8H″である。T1サイクルの
CPIタイミングにおいて、該期間で実行すべき命令の
所要マシンサイクルを解読し2マシンサイクル命令であ
った場合には、制御信号PC+2を発生させることより
TI期間に2回インクリメント動作を実行する。即ちカ
ウント内容は、”9H”を経て’AM”になる。従って
続(Tzプサイルでは、CPIによりカウント内容がサ
ンプリングされ、’AH“が出力されろことになる。
以上プログラムカウンタの出力PCo〜PC3は、To
〜T2に対応し、” 7 H”→″8H″→″AH”の
進行となる。
〜T2に対応し、” 7 H”→″8H″→″AH”の
進行となる。
上述した従来のプログラムカウンタに対する十2動作は
、1マシンサイクル中に2回カウント動作をしなければ
ならない。即ち通常の+1動作時の2倍のスピードでカ
ウント動作を終了しなくてはならな(、マイクロコンビ
エータ製造デバイスの設計時に、各論理ゲートを形成す
るトランジスタの能力を2倍に上げなげれば、この様な
動作を実現出来なく、特に桁上げ信号は、プログラムカ
ウンタが十数ビットになるとぎは、当然中数段桁上げし
なげればならなく、スピードネックになる場合があり、
トランジスタの占有面積増大チップの収率減少、回路設
計負担の増大、デバイス設計の困難さをまね(結果にな
っていた。
、1マシンサイクル中に2回カウント動作をしなければ
ならない。即ち通常の+1動作時の2倍のスピードでカ
ウント動作を終了しなくてはならな(、マイクロコンビ
エータ製造デバイスの設計時に、各論理ゲートを形成す
るトランジスタの能力を2倍に上げなげれば、この様な
動作を実現出来なく、特に桁上げ信号は、プログラムカ
ウンタが十数ビットになるとぎは、当然中数段桁上げし
なげればならなく、スピードネックになる場合があり、
トランジスタの占有面積増大チップの収率減少、回路設
計負担の増大、デバイス設計の困難さをまね(結果にな
っていた。
本発明はかかる点に鑑みてなされたもので、最小の回路
で構成することができ、さらにスピードネックを解消す
る手段を提供するもので、バイナリ−信号に応答してカ
ウントする複数ビット直列構成のプログラムカウンタに
8いて、2Nのカラy)(N)1)時に2N−1以下の
重みのビットに記憶されるカウント情報を保留するとと
もに、2N以上の重みのビットに+1カウントすること
により、全体として2Nカウントを実現する裏5にした
ことを特徴とする。
で構成することができ、さらにスピードネックを解消す
る手段を提供するもので、バイナリ−信号に応答してカ
ウントする複数ビット直列構成のプログラムカウンタに
8いて、2Nのカラy)(N)1)時に2N−1以下の
重みのビットに記憶されるカウント情報を保留するとと
もに、2N以上の重みのビットに+1カウントすること
により、全体として2Nカウントを実現する裏5にした
ことを特徴とする。
第1図は本発明の一実施例を示す図であり、第2図は実
施例を説明するためのタイムチャートである。第3図で
説明した従来例に比殺し一見して回路構成及び制御方法
が簡略化されていることがわかるつ 本発明は、カウント動作がバイナリ−で行なわれること
に着目し、2 のカウント動作であれば、Nに対応する
ビット以上のカウントデータに+1インクリメントし、
N−1以下のビットのカウントデータを保留すればトー
タル的に2Nカウント動作と同様の結果が得られる回路
構成としている。
施例を説明するためのタイムチャートである。第3図で
説明した従来例に比殺し一見して回路構成及び制御方法
が簡略化されていることがわかるつ 本発明は、カウント動作がバイナリ−で行なわれること
に着目し、2 のカウント動作であれば、Nに対応する
ビット以上のカウントデータに+1インクリメントし、
N−1以下のビットのカウントデータを保留すればトー
タル的に2Nカウント動作と同様の結果が得られる回路
構成としている。
即ち、第1図において、+2(21カウントアツプ)カ
ウント動作時には、21〜23ビツト(PC1〜PC3
)に対し+1動作2° ピッ)(PCO)に対しては、
現在のデータを保留する構成をとっている。
ウント動作時には、21〜23ビツト(PC1〜PC3
)に対し+1動作2° ピッ)(PCO)に対しては、
現在のデータを保留する構成をとっている。
これらの制御は、単純に制御信号PC+2をもとに制御
されており通常の+1動作時には、PCIに対するPC
oからの桁上げ信号は、PCO出力そのものが供給され
るが、制御信号PC+2が発生した時は、オアゲート2
を介して強制的に桁上げ信号を21 ビットの加算回
路であるイクスフルーシブオア省に供給するとともに、
2 ビットの加算回路であるイクスフルーシプオア3に
10士2の反転信号をインバータ1を介し供給すること
により、見かけ上のカウント動作を停止させている。以
上の制御により第2図に示すタイムチャート動作が実現
出来る。これは、第4図で説明した従来の動作と結果的
に同一であり、第4図の説明時に詳mlを述べてあり、
従来より動作が簡潔になっているため、t¥jに説明は
しないが、クロック信号も、従来例では、5相用いてい
たものが2相で実現出来ている点に注目されたい。
されており通常の+1動作時には、PCIに対するPC
oからの桁上げ信号は、PCO出力そのものが供給され
るが、制御信号PC+2が発生した時は、オアゲート2
を介して強制的に桁上げ信号を21 ビットの加算回
路であるイクスフルーシブオア省に供給するとともに、
2 ビットの加算回路であるイクスフルーシプオア3に
10士2の反転信号をインバータ1を介し供給すること
により、見かけ上のカウント動作を停止させている。以
上の制御により第2図に示すタイムチャート動作が実現
出来る。これは、第4図で説明した従来の動作と結果的
に同一であり、第4図の説明時に詳mlを述べてあり、
従来より動作が簡潔になっているため、t¥jに説明は
しないが、クロック信号も、従来例では、5相用いてい
たものが2相で実現出来ている点に注目されたい。
又、上述の説明はプログラムカウンタのデータに対して
+2(即ち+2)の場合について述べたが、+2N(N
>1)のカウントアツプであれば、同様の手法で、実現
可能であることは自明である。
+2(即ち+2)の場合について述べたが、+2N(N
>1)のカウントアツプであれば、同様の手法で、実現
可能であることは自明である。
以上説明したように本発明は、プログラムカウンタに対
して+1動作させる場合でも+2N動作させる場合でも
、lマシンサイクル中に1回だけのカウント動作で可能
となり、制御系統も非常に簡略化され、回路的にも、最
小で実現出来5デバイスの設計の負担減少しいては、占
有面積の縮小チ・ツブ収率の増大等、その効果は大であ
る。
して+1動作させる場合でも+2N動作させる場合でも
、lマシンサイクル中に1回だけのカウント動作で可能
となり、制御系統も非常に簡略化され、回路的にも、最
小で実現出来5デバイスの設計の負担減少しいては、占
有面積の縮小チ・ツブ収率の増大等、その効果は大であ
る。
第1図は本発明の一実施例によるプログラムカウンタの
論理回路図、第2図はその実施例の動作を示すタイムチ
ャート、第3図は従来のプログラムカウンタの論理回路
図、第4図はその動作を説明するタイムチャートである
。 1°°゛・°・インバータ、2,18.20・・・・・
・オアゲート、3,4,5,6・・・°°°イクスフル
ーシブオアゲー)、7,8,9.10・・・・・・マス
タースレイブフリップフロップ、11,12,17,1
9・・・・・・アンドゲート、13,14,15.16
・・・・・・フリップフロブプ、PCO、Pc1.Pc
2 、Pc3・・・・・・プログラムカウンタ出力、C
PI、CF2゜CF2 、CF2 、cps・・・・・
・クロブク信号、PC+2・・・・・・制御信号。 代理人 弁理士 内 原 晋 1T01T11T21 8z区
論理回路図、第2図はその実施例の動作を示すタイムチ
ャート、第3図は従来のプログラムカウンタの論理回路
図、第4図はその動作を説明するタイムチャートである
。 1°°゛・°・インバータ、2,18.20・・・・・
・オアゲート、3,4,5,6・・・°°°イクスフル
ーシブオアゲー)、7,8,9.10・・・・・・マス
タースレイブフリップフロップ、11,12,17,1
9・・・・・・アンドゲート、13,14,15.16
・・・・・・フリップフロブプ、PCO、Pc1.Pc
2 、Pc3・・・・・・プログラムカウンタ出力、C
PI、CF2゜CF2 、CF2 、cps・・・・・
・クロブク信号、PC+2・・・・・・制御信号。 代理人 弁理士 内 原 晋 1T01T11T21 8z区
Claims (1)
- マイクロコンピュータに搭載され、バイナリー信号を計
数する複数ビット直列構成のプログラムカウンタにおい
て、2^Nのカウント(N>1)時に2^N^−^1以
下の重みのビットに記憶されるカウント情報を保留する
とともに、2^N以上の重みのビットに1加算すること
により2^Nカウント動作を実現することを特徴とする
プログラムカウンタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61131395A JPS62287713A (ja) | 1986-06-05 | 1986-06-05 | プログラムカウンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61131395A JPS62287713A (ja) | 1986-06-05 | 1986-06-05 | プログラムカウンタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62287713A true JPS62287713A (ja) | 1987-12-14 |
Family
ID=15056967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61131395A Pending JPS62287713A (ja) | 1986-06-05 | 1986-06-05 | プログラムカウンタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62287713A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6389444B1 (en) | 1998-07-10 | 2002-05-14 | Nec Corporation | Adder apparatus having single adder for +1 and +2 functions |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227348A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Counter |
-
1986
- 1986-06-05 JP JP61131395A patent/JPS62287713A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227348A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Counter |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6389444B1 (en) | 1998-07-10 | 2002-05-14 | Nec Corporation | Adder apparatus having single adder for +1 and +2 functions |
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