JPS5960545A - Ｌｓｉのフアンクシヨンテスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明はＬＳＩのファンクションテスタ、特にそのタイ
ミング発生方式に関するものである。

〈従来技術〉 Ｉｆ−ラフマイクロコンピュータのようなＬＳＩのファ
ンクションテストでは、外部からデノくイス用クロック
を入力するのが通常である。ＬＳＩは、第１図の入力ク
ロツクφ、ＬＳＩ内部のφｌ、φ２及び出力波形に示さ
れるように、入力り口・７りφを１／２又は１／３（図
示では１／２）に分周したものを基本クロックとして動
作しているものが多い。

つまり、入力クロックφの周波数の１／２又は１／３し
たものがＬＳＩの基本動作周波数となっている。

よって、ファンクションテストでは、１テストサイクル
内にクロック２周期分又は３周期分入力する必要がある
。また、例えば、テスタとＬＳＩとの一致（マツチ）を
とるときのように、クロック１周期分て１テストサイク
ルとする場合もある。

第２図にファンクションテスタのタイミング発生例を示
す。基本タイミングはテスタの１テストサイクルを規定
するもので、タロツクをＬＳＩに供給し、同時に発生さ
せたパターン出力とストローブによって、ストローブか
出たとき、テスタのパターン出力とＬＳＩの出力波形（
第１図参照）とを比較するようにしている。このように
、ファンクションテストではｌテストサイクルは時々刻
々変化し、クロックの１周期分、２周期分又は３周期分
などと適宜切り換える必要がある。

１テストサイクルを切り換える方法として、従来の汎用
テスタの場合、基本タイミング、クロック、ストローブ
について、それぞれ第３図（ａ）　、　（ｂ）。

（ｃ）のような、複数の信号源Ｔｌ　＋７２　＋・・・
ＴｍとマルチプレクサＭＰＸからなる２系統以上のタイ
ミング発生回路を持ち、これを随時切り換えている。

（ａ）は基本タイミング発生回路、（ｂ）はクロック発
生回路、（Ｃ）はストローブ発生回路である。切り換え
例を第４図に示す。

基本タイミング、タロツクＩ、２．ストローブとも、２
つの信号源Ｔ　Ｉ　＋　Ｔ　２からの信号を切り換えて
合成している。なお、この場合、クロックはストローブ
発生とＬＳＩに供給するクロックｌ＋２の発生のため、
クロック１とクロック２の２つのクロック発生回路が必
要である。

従来の汎用テスタは、上述のような機能をもち、ハード
ウェアの負担が重く、装置が大きく、かつ複雑になる欠
点があった。

〈発明の目的〉 本発明は、１系統のタイミング発生回路（各１つの基本
タイミング発生回路、クロック発生回路。

ストローブ発生回路）だけで実現し得るものであり、ハ
ードウェアの負担が軽く、装置を小形、簡単化したＬＳ
Ｉのファンクションテスタを提供することを目的とする
。

〈実施例〉 以下、第５図〜第７図に従って本発明の一実施例を説明
する。

第５図はファンクションテスタのシステムブロック図で
ある。■は基本タイミング発生器、２はクロック発生器
、３はデータ比較用ストローブ発生器で、１系統のタイ
ミング発生回路のみである。

４はパターンメモリーアドレスコントロール部５はクロ
ック数選択用メモリー及びストローブ制御用メモリーを
含むパターンメモリー、６はパターンメモリー出力ラッ
チ、７はクロック数選択用パターンメモリーラッチ、８
は第６図のような回路構成からなるクロック数選択制御
部である。クロック数選択制御部８は、基本タイミング
発生器Ｉからの基本タイミングとクロック数選択用パタ
ーンメモリーラッチ７からのクロック数選択データによ
り、パターンメモリーアドレスコントロール部４．パタ
ーンメモリー出力ラソチ６．クロック数選択用パターン
メモリーラッチ７及びストローブ発生器３を制御する。

第６図は上述のクロック数選択制御部８の詳細を示すブ
ロック図で、１■はクロック数選択データ用ラッチ回路
、＋２はダウンカウンタ、１３はストローブ発生制御回
路、１４と１５は遅延回路。

】６はオアゲート、１７はアンドゲート、１８と１９は
インバータ、２０と２１はノアゲートであに恰 第７図に動作を説明するためのタイムチャートを示す。

基本タイミングは、ここではｌテストサイクルの如何に
関わらず、基本タイミング発生器】から−律に一定周期
で発生される。パターンアドレスはパターンメモリアド
レスコントロール部４のアドレスを示し、これによって
パターンメモリー５から指定アドレスのパターン出力、
クロック数選択用データ及びストローブ制御用データか
読出される。パターンメモリー出力ラソチ６．クロック
数選択用パターンメモリーラッチ７へのラッチは、後述
するか、インバータ１８から出力されるパターンメモリ
ーラッチ信号によって制御される。第７図に示されたク
ロック数選択用データ及びパターン出力は、これらラッ
チ７．６にラッチされたもので、パターンメモリーアド
レスコントロール部４て指定されるアドレスよりほぼ１
テストサイクル遅れてラッチされる。

クロック数選択用データは複数ビット、例えば４ビツト
からなり、クロック数選択制御部８（詳、μは第６図）
において、ラッチ信号ａが発生するとき、クロック数選
択データ用ラッチ回路１１にラッチされる。オアゲート
１６はクロック数選択データがＯ（複数ビットのすべて
が“０″）のとき。

ラッチ借り・ａの発生を禁止するもので、クロック数選
択データ用ラッチ回路１１の内容をそのまま保持する。

そして、ダウンカウンタ１２はロード信号すが発生した
とき、クロック数選択データ用ラッチ回路１１の内容を
ロードするとともに、クロックＣが発生する毎にその内
容をカウントダウンする。ダウンカウンタ１２の内容が
１でないときその出力はＬ　ｏｗＩｆ□１１で、１にな
ったときその出力は旧ｇｈ　”Ｉ”である。

ダウンカウンタ１２の出力がＬｏｗ’“ｏ′資ダウンカ
ウンタ１２の内容が２以上）のとき、ノアゲート２０及
びインバータ１９により、基本タイミングに同期してク
ロックＣを発生し、その内容をカウントダウンする。ダ
ウンカウンタ１２の内容が１の場合、または１になった
ときは、ノアゲート２０によってクロックＣは止まる。

一方、ダウンカウンタ１２の内容が１の場合、または１
になったとき、その出力Ｈｉｇｈ“Ｉ′′はインバータ
■８を介して、また基本タイミングが前記インバータ１
９を介してノアゲート２１に入力され、遅延回路１４及
び１５を通してラッチ信号ａ、ロード信りｂか発生され
る。これによって次テストサイクルのクロック数選択デ
ータがクロック数選択用ラッチ回路１１にラッチされる
ととも（乙その内容をダウンカウンタ１２に取り込む。

第７図のラッチ信号ａの数値例はクロック数選択用ラッ
チ回路１１にラッチされるデータ内容を、またロード信
号１〕の数値例はダウンカウンタ１２に取り込まれた内
容及びクロックＣによりダウンカウントされた内容を示
している。

第５図のパターンメモリーアドレスコントロール部４の
カウントアツプ、パターンメモリー出カラッチ６とクロ
ック数選択用パターンメモリーラッチ７のラッチは、ダ
ウンカウンタ１２の内容が１の状態で出力される、イン
バータ１８がらのパターンメモリアドレスコントロール
信Ｊ）及びパターンメモリラッチ信号によって行なわれ
る。ダウンカウンタ１２に取り込まれる内容が２以上の
場合、基本タイミングによりカウントダウンされ】とな
るまでの間、基本タイミングの発生に関わらず、これら
信りの発生が禁止される。第６図のストローブ発生制御
回路１４もダウンカウンタ１２の出力に応じて動作し、
１テストサイクル内で任意のストローブコントロール信
号を発生する。

なお、前述したように、オアゲート１６はクロック数選
択データが０のときラッチ信号ａの発生を禁止する。こ
れはテストサイクルで連続して同じクロック数をもつ場
合、パターンメモリー５のクロック数選択用メモリ一部
にあえて数値を書きこまないても、クロック数選択用ラ
ッチ回路１１に最初の値を保持して動作するようにした
ものである。メモリーに数値を書き込まない状態をデー
タＯとすると、ラッチ信号か発生せず連続する同じテス
トサイクルの最初の内容をそのまま保持する。この種の
ファンクションテストでは同じクロック数のテストサイ
クルか連続して繰返されることが多いが、上記によれば
、パターンメモリー５の書き込みを非常に簡単にできる
利点がある。

また、本例では、ス）ｏ−ブ発生制御回路１３の外部入
力によって、ストローブ発生を基本タイミング内の任意
の位置に設定てきる。更にパターンメモリー５からのス
トローブ制御用データにより、テストサイクル内の任意
の基本タイミングに対応するストローブ発生を禁止する
ことが可能である。つまり、ここでは１テストサイクル
内で基本タイミングに応じてすべてストローブを発生す
るのではなく、そのうちいくつかを禁止することができ
る。このストローブ発生制御回路１３もクロック数選択
データ用ラッチ１１の場合と同様、ストローブ制御用デ
ータの保持機能を有している。

もちろん、一般的に１テストサイクルで１ストロ一ブ信
号でよい場合は、ダウンカウンタ１２の内容が１になっ
て後、単純に１基本タイミング内の所望位置で発生させ
ても何ら差支えない。

以上実施例では、ダウンカウンタＩ２の内容が１のとき
Ｈｉ　ｇ　ｂ“′１″を出力するようにしたが、０のと
きＨｉ　ｇ　ｈ　”１”となるものを使用することもて
きる。この場合、データ内容０検出による保持機能は使
用不可である。しかし、最初テストサイクルヲＦＦ（オ
ール“°１”′）として、クロック数選択データ用ラッ
チ回路１１に取り込み時のみ０（ノアゲート１６による
検出はそのまま）に変換してラッチするようにすると、
保持機能、最小テストサイクルを１基本タイミング分と
して動作できる。

〈発明の効果〉 以」二のように本発明によれば、１系統のタイミング発
生回路（基本タイミング発生回路、クロック発生回路、
ストローブ発生回路）のみで、】テストサイクルを随時
切り換えることができる、有益かつ有用なＬ’Ｓ’ｌの
ファンクションテスタが提供できる。

【図面の簡単な説明】

第１図はＬＳＩのテスト状況を説明するタイムチャート
、第２図はテスタの動作を説明するタイムチャート、第
３図（ａ）（ｂ）（ｃ）は従来のタイミング発生回路系
を説明するブロック図、第４図は従来の信号発生例を説
明するタイムチャート、第５図は本発明の一実施例を示
すシステムブロック図、第６図は第５図の要部詳細を示
すブロック図、第７図は本発明の一実施例における動作
を説明するためのタイムチャートである。 Ｉ・・・基本タイミング発生器、２・・・クロック発生
器、３・・・ストローブ発生器、４・・・パターンメモ
リーアドレスコントロール部、５・・パターンメモリー
、６・・・パターンメモリー出力ラッチ、７・・・クロ
ック数選択用パターンメモリーラッチ、８・・・クロッ
ク数選択制御部、＋＋・・・クロック数選択データ用ラ
ンチ回路、１２・・・ダウンカウンタ、１３・・・スト
ローブ発生制御回路。 代理人　弁理士　福　士　愛　彦（他２名）Ｘカフフッ
、り　φ 第１図 １Ｌシミ；づ７゛　　↑　　　　　↑　　　　　↑　　
予　　↑　　　　　↑スＡｔｙ−ｙ・　　　　　　　　
　　　↑　　　　　　↑　　↑　　↑　　　　　　↑第
２図 ｔσノ　　　　　　　　　　　　　　　　　　　　　　
　　（ｂ）（Ｃ） 牛　　　牛　　　＋　千　牛　↑　　　牛　　　号り１ らｐ／≠２ Ｐｒ− 第４図

Claims (1)

1. 【特許請求の範囲】 １、　１系統のみの基本タイミング、クロック、ストロ
   ーブ発生手段を含み、ＬＳＩの出力と比較すべき出力比
   較用パターンとともにテストサイクルのクロック数をメ
   モリーし、該メモリ一手段から読出されたクロｙ７り数
   をロードして前記基本タイミングに従ってカウントダウ
   ンすることにより、カウントダウンの内容が所定値にな
   ったときに応じて、前記メモリ一手段の読出し及びスト
   ローブの発生を制御するようにしてなることを特徴とす
   るＬＳＩのファンクションテスタ。 ２、繰返えされる同じテストサイクルのクロック数を保
   持するラッチ手段を備えてなることを特徴とする前記１
   項記載のＬＳＩのファンクションテスタ。