JP2579551B2 - ビットバッファ回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 データ速度変換を行うためのビットバッファ回路に関
し、 回路動作の安定性を向上させたビットバッファ回路を
提供することを目的とし、 ｎビットの並列書き込みデータを書き込みクロックに
応じて保持する保持部と、保持されたデータをセレクト
信号に応じて読み込んで書き込みクロックのｎ倍速度の
読み出しクロックでシフトして直列の読み出しデータを
発生するシフトレジスタ部とからなる多重部に対して、
読み出しクロックによって動作してそのｎサイクルごと
にセレクト信号を出力するとともにリセット信号を受け
たときセレクト信号を書き込みデータ保持期間の中央位
置に出力する状態に設定されるリングカウンタ部と、ク
ロックが不安定な状態のときは書き込みクロックの立ち
上がりエッジに対応する位置に狭い幅のウインドウを発
生し、クロックが安定な状態のときは書き込みクロック
の立ち上がりエッジを含む広い幅のウインドウを発生す
るウインドウ設定部と、書き込みクロックの立ち上がり
エッジが発生したときであって、この書き込みクロック
の立ち上がりエッジに対応する位置にウインドウが発生
しないとき、リングカウンタ部に対するリセット信号を
出力するリセット信号発生部とを設ける。

〔産業上の利用分野〕

本発明は異なるクロック系間におけるデータ速度変換
を行うためのビットバッファ回路に係り、特に回路動作
の信頼性を向上させたビットバッファ回路に関するもの
である。

ディジタル信号処理装置における多重変換装置におい
ては、異なる速度のクロック系間における、データ速度
の変換を行うことが必要になることがあるが、このよう
な場合、一般にビットバッファ回路が用いられる。

ビットバッファ回路は、装置電源投入時等の不安定状
態から安定状態に達したときに、クロックのタイミング
が最適な状態にあって、回路動作の信頼性が高いことが
要望される。

〔従来の技術〕

第８図は、従来のビットバッファ回路の構成を示した
ものであって、８ビットの並列データを２倍の速度を有
する４ビットの並列データに変換して出力するものを例
示している。

また第９図は、第８図の回路における、入出力データ
のタイミングを示したものであって、８ビットの並列デ
ータからなる入力データDI1〜DI8は、第１のクロックCK
1に同期し、その特定位相で入力フレームパルスFPIが入
力される。また４ビットの並列データからなる出力デー
タDO1〜DO4は、第２のクロックCK2に同期し、その特定
位相において出力フレームパルスFPOが出力される。

第８図において、ラッチパルス発生部101は、入力側
のフレームパルスFPIと第１のクロックCK1とから、順次
１ビットずつ位相がずれた４ビット幅を有する、４種類
の書き込みクロッウWCKA〜WCKDを発生する。

データラッチ部102は、書き込みクロックWCKA〜WCKD
に同期して、入力データDI1〜DI8を４ビット幅でラッチ
する。例えば書き込みクロックWCKAでは入力データDI1
〜DI8の各１ビットA1〜A8がラッチされ、次の書き込み
クロックWCKBでは入力データDI1〜DI8の各１ビットB1〜
B8がラッチされる。書き込みクロックWCKC,WCKDについ
ても同様である。次の書き込みクロックWCKAでは前のデ
ータA1〜A8は消去されて、入力データE1〜E8がラッチさ
れる。

フレームパルス乗り換え部103では、第１のクロックCK
1,第２のクロックCK2およびフレームパルスFPIから、第
２のクロックCK2に同期したセレクト信号ANXを発生す
る。

読み出しクロック発生部104は、クリアパルスCLRによ
ってクリアされ、第２のクロックパルスCK2によって、
順次１ビットずつずれた１ビット幅の、８種類の読み出
しクロックRCKA〜RCKHを発生する。読み出しクロック発
生部104は、セレクト信号ANXと読み出しクロックRCKB〜
RCKDのいずれかとの一致をナンド回路105で検出し、一
致がとれなくなったときロードされて、所定の読み出し
クロック（例えば読み出しクロックRCKD）から順に読み
出しクロックを発生するが、読み出しクロックRCKB〜RC
KDのいずれかとの一致がとれているときは、位相許容範
囲（ウインドウ）内として、読み出しクロックはそのま
ま順に生成される。セレクタ部106は、４個の８−１セ
レクタ107〜110からなり、８−１セレクタ107〜110は、
それぞれ、データラッチ部102の４ビットの出力＃１と
＃5,＃２と＃6,＃３と＃7,＃４と＃８を入力されて、読
み出しクロックRCKA〜RCKHで指定される１ビットを読み
出す。

例えば８−１セレクタ部107の場合、データラッチ部1
02の出力＃１には書き込みクロックWCKA〜WCKDによって
順次１ビットずつラッチされた入力データA1,B1,C1,D1
が出力され、出力＃５が書き込みクロックWCKA〜WCKDに
よって順次１ビットずつラッチされた入力データA5,B5,
C5,D5が出力される。８−１セレクタ部107において、読
み出しクロックRCKA〜RCKHによって、出力＃１のデータ
と出力＃５のデータとを交互に選択する。例えば読み出
しクロックRCKAによって出力＃１からA1を選択し、読み
出しクロックRCKAによって出力＃５からA5を選択する。
読み出しクロックRCKB〜RCKHについても同様である。

このようにして８−１セレクタ部107からデータA1,A
5,B1,B5,C1,C5,D1,D5が順次出力される。

他の８−１セレクタ部108,109,110についても同様で
ある。

このようにして選択されたセレクタ部106の４ビット
の並列出力は、ラッチ回路111,112,113,114において、
第２のクロックCK2によって波形整形されて、第９図に
示された出力データDO1,DO2,DO3,DO4が得られる。

これと同時にデータラッチ部102のラッチされた入力
側のフレームパルスFPIは、ノア回路115で読み出しクロ
ックRCKAとの論理をとり、ラッチ回路116で第２のクロ
ックCK2で波形整形することによって、出力データにお
ける入力データと対応するタイミングのフレームパルス
FPOとして出力される。

〔発明が解決しようとする課題〕

従来のビットバッファ回路では、装置電源投入時等に
おいてクロック供給装置が安定しない場合、ビットバッ
ファ回路内におけるデータ乗り換え用のタイミング信号
の発生位置が不確定となる。そのためクロック供給装置
の安定後に、クロックジッタが発生した場合には、ビッ
トバッファ回路の動作補償範囲内にある場合でも、リタ
イミングが生じて、データの二度読みやデータの欠落が
発生するという問題があった。

本発明はこのような従来技術の課題を解決しようとす
るものであって、ビットバッファ回路内にデータ読み出
し可変ウインドウを設けることによって、回路動作の安
定性を向上させたビットバッファ回路を提供することを
目的としている。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、保持
部21と、シフトレジスタ部22とからなる多重部23に対し
て、リングカウンタ部13と、ウインドウ設定部12と、リ
セット信号発生部11とを設けたものである。

多重部23において、保持部21は、ｎビットの並列書き
込みデータWD1〜WD8を書き込みクロックWCKに応じて保
持するものであり、シフトレジスタ部22はこの保持され
たデータをセレクト信号SELに応じて読み込んで書き込
みクロックWCKのｎ倍の速度の読み出しクロックRCKによ
ってシフトして直列データからなる読み出しデータRDを
発生するものである。

またリングカウンタ部13は、読み出しクロックRCKに
よって動作してそのｎサイクルごとにセレクト信号SEL
を出力するとともにリセット信号を受けたときこのセレ
クト信号SELを書き込みデータ保持期間の中央位置に出
力する状態に設定されるものであり、ウインドウ設定部
12は、クロックが不安定な状態のときは書き込みクロッ
クWCKの立ち上がりエッジに対応する位置に狭い幅のウ
インドウを発生し、クロックが安定な状態のときは書き
込みクロックWCKの立ち上がりエッジを含む広い幅のウ
インドウを発生するものであり、リセット信号発生部11
は、書き込みクロックWCKの立ち上がりエッジが発生し
たときであって、この書き込みクロックWCKの立ち上が
りエッジに対応する位置にウインドウが発生しないと
き、リングカウンタ部13に対するリセット信号を出力す
るものである。

〔作用〕

第２図は本発明の作用を説明するための図である。ま
た第３図は第２図の回路における入出力データのタイミ
ングを示したものである。

第２図および第３図において、データ速度変換部１
は、例えば８ビットの並列低速の書き込みデータ（WD）
Ａ〜H,I〜Ｐをクロック発生部２の書き込みクロック（W
CK）に応じて書き込み、クロック発生部３からの、書き
込みクロック（WCK）の８倍の速度を有する読み出しク
ロック（RCK）によって読み出すことによって、直列高
速の読み出しデータ（RD）Ａ〜Ｐを発生する。

本発明はこのような作用を行うため、第１図に示す原
理的構成を構える。

多重部23は、保持部21と、シフトレジスタ部22とから
なっている。保持部２は、ｎビットの並列データからな
る書き込みデータWD1〜WD8を、書き込みクロックWCKに
応じて保持する。シフトレジスタ部22は保持されたデー
タをセレクト信号SELに応じて読み込み、書き込みクロ
ックWCKのｎ倍の速度を有する読み出しクロックRCKによ
ってシフトすることによって、ｎ倍の速度を有する直列
データからなる読み出しデータRDを発生する。

これに対して、リングカウンタ部13は、読み出しクロ
ックRCKによって動作してそのｎサイクルごとに上述の
セレクト信号SELを出力するとともにリセット信号を受
けたとき、このセレクト信号SELが保持か路21における
書き込みデータ保持期間の中央位置に出力される状態に
設定される。

一方、ウインドウ設定部12は、クロックが不安定な状
態のときは書き込みクロックWCKの立ち上がりエッジに
対応する位置に狭い幅のウインドウを発生し、クロック
が安定な状態のときは書き込みクロックWCKの立ち上が
りエッジを含む広い幅のウインドウを発生する。

そしてリセット信号発生部11は、書き込みクロックWC
Kの立ち上がりエッジが発生したときであって、この書
き込みクロックWCKの立ち上がりエッジに対応する位置
にウインドウが発生しないとき、リングカウンタ部13に
対するリセット信号を出力する。

第４図（ａ）〜（ｄ）は、従来回路の動作と、本発明
回路の動作とを比較して示したものである。

第８図に示された従来のビットバッファ回路では、デ
ータラッチ部102に保持されたデータをセレクタ部106か
ら読み出す際に、読み出しクロック発生部104をロード
するセレクト信号ANXの位相許容範囲（ウインドウ）は
固定的に定められている。

第４図（ａ）は、従来回路の場合の、クロック不安定
時におけるウインドウと、セレクト信号ANXとの関係を
示し、セレクト信号ANXがウインドウの範囲外になった
とき、読み出しクロック発生部104がロードされること
によって、書き込みデータの中央の最適位置にリセット
されることが示されている。

第４図（ｂ）は、従来回路の場合の、クロック安定時
におけるウインドウと、セレクト信号ANXとの関係を示
し、セレクト信号ANXがウインドウの端部にある状態で
クロックが安定したときは、読み出しクロックはリセッ
トされず、そのままの状態が維持される。この場合は僅
かなクロックジッタが発生しても、リタイミングが生じ
て、データの２度読みやデータの欠落が生じることにな
る。なお、Ａはセレクト信号ANXの理想的な位置を示し
ている。

これに対して本発明では、リングカウンタ部13をリセ
ットするセレクト信号SELを発生する位相許容範囲（ウ
インドウ）は、クロック不安定時には狭く、クロック安
定時には広くなるように外部から設定される。

第４図（ｃ）は、本発明の場合の、クロック不安定時
におけるウインドウと、セレクト信号SELとの関係を示
し、ウインドウが狭く設定されているため、クロックの
変動によってセレクト信号SELがウインドウの範囲外に
なると、直ちにリングカウンタ部13がリセットされてリ
タイミングが生じ、セレクト信号SELが常に書き込みデ
ータの中央位置の最適位置になるように制御される。

第４図（ｄ）は、本発明の場合の、クロック安定時に
おけるウインドウと、セレクト信号SELとの関係を示
し、ウインドウが広く設定されているとともに、セレク
ト信号SELが常に書き込みデータの中央位置の最適位置
にある状態でクロックが安定するので、クロックの安定
後は、クロックジッタがあってもリングカウンタ部13が
リセットされず、リタイミングが生じない。

このように本発明では、クロックの安定状態に応じて
ウインドウの幅を変化させることによって、クロック供
給源が安定状態になったときは、セレクト信号SELは常
に書き込みデータの中央の最適位置になるので、その後
のクロックジッタによって書き込みデータ読み出し動作
におけるリタイミングが生じることはなく、回路動作の
安定性が向上する。

〔実施例〕

第５図，第６図は、本発明の一実施例を示したもので
あって、第５図は８ビットのパラレル信号をシリアル信
号に変換する多重部、第６図は第１図に示された多重部
23において、パラレル／シリアル（P/S）変換に使用さ
れる各種タイミング信号を作成するビットバッファ部を
示している。

また第７図（ａ），第７図（ｂ）は、本発明の動作タ
イムチャートを示す図である。

第５図において、FF1〜FF8,FF11〜FF18はＤタイプフ
リップフロップ、SEL1〜SEL7は2:1セレクタ、WD1〜WD8
は入力データ、RDは出力データ、WCK1は書き込みクロッ
ク、RCK1は読み出しクロック、SELはセレクト信号であ
る。ただし第５図においては、FF3〜FF5,FF14〜FF16,SE
L3〜SEL5,WD3〜WD5は省略して示されている。

フリップフロップFF1〜FF8は、保持部21を形成し、書
き込みクロックWCK1に応じて、入力データWD1〜WD8をラ
ッチする。

FF11〜FF18およびセレクタSEL1〜SEL7はシフトレジス
タ部22を形成し、セレクタSEL1〜SEL7が、セレクト信号
SELに応じてＡ側に切り替えられたとき、フリップフロ
ップFF1〜FF8にラッチされた入力データWD1〜WD7は、読
み出しクロックRCK1によってフリップフロップFF11〜FF
17にラッチされる。次にセレクタSEL1〜SEL7が、セレク
ト信号SELに応じてＢ側に切り替えられたとき、フリッ
プフロップFF11〜FF18にラッチされた入力データWD1〜W
D8は、読み出しクロックRCK1に応じてシフトされて、シ
リアルデータからなる出力データRDを生じる。

第６図において、FF21〜FF30はＤタイプフリップフロ
ップ、SEL11は2:1セレクタ、OR1〜RO10はオアゲート、N
OR1はノアゲートである。ただし第６図においては、FF2
5,FF26,オアゲートOR4,OR5は省略して示されている。

フリップフロップFF21,FF22およびノアゲートNOR1は
リセット信号発生部11を形成し、オアゲートOR10,セレ
クタSEL11はウインドウ設定部12を形成している。また
フリップフロップFF23〜FF30、オアゲートOR1〜OR9はリ
ングカウンタ部13を形成している。

WCKは書き込みクロック,RCKは読み出しクロックであ
って、それぞれ書き込みクロックWCK1,読み出しクロッ
クRCK1として、第５図に示された多重部に与えられる。
フリップフロップFF30のＱ出力は、セレクト信号SELと
して第５図に示された多重部に与えられる。

リセット信号発生部11においては、フリップフロップ
FF21において書き込みクロックWCKを読み出しクロックR
CKによってラッチし、FF21のＱ出力をFF22において読み
出しクロックRCKによってラッチし、ノアゲートNOR1に
おいてFF21の出力とFF22のＱ出力との論理をとること
によって、書き込みクロックWCKのエッジ検出を行っ
て、データの変化点を検出したパルスを発生する。

フリップフロップFF23〜FF29,オアゲートOR1〜OR8は
リングカウンタを形成し、各フリップフロップFF23〜FF
27およびFF29の出力の反転信号と、FF28のＱ出力と
を、オアゲートOR1を経て入力側のオアゲートOR2に帰還
することによって、読み出しクロックRCKによって自走
するリングカウンタとして動作し、読み出しクロックRC
Kの８サイクルに１回パルスを発生する。このリングカ
ウンタは、クリア端子から与えられたクリア信号によっ
てクリアされ、リセット信号発生部11からのリセット信
号によってリセットされる。リングカウンタの出力はフ
リップフロップFF29から取り出され、フリップフロップ
FF30で読み出しクロックRCKによって波形整形されて、
第２図の多重部におけるセレクト信号SELとして出力さ
れる。

ウインドウ設定部12は、多重部において書き込みデー
タを読み出すタイミングを定めるセレクト信号SELの位
相許容範囲（ウインドウ）を設定するものであって、電
源投入時のクロックが不安定な状態では、選択信号ウイ
ンドウSELが外部から“0"に設定され、クロックが安定
した状態では“1"に設定されている。

第７図（ａ）はクロックが不安定な状態でのビット・
バッファ回路の動作を示している。この状態ではセレク
タSEL11はＡ側を選択し、フリップフロップFF27のＱ出
力を反転してノアゲートNOR1に帰還する。この場合にお
けるノアゲートNOR1の出力は、FF21の出力とFF22のＱ
出力とFF27のＱ出力の反転信号とのノアをとったものと
なるので、書き込みクロックの立ち上がりエッジに対応
して、フリップフロップFF27のＱ出力がローレベルにな
っていないときは、第７図（ａ）において，に示す
ようなリングカウンタ部はリセットされる。

第５図および第６図の回路では、FF27のＱ出力がロー
レベルになるタイミングと、書き込みクロックWCKの立
ち上がりエッジと一致した場合には、書き込みデータWD
1〜WD8がFF1〜FF8に保持されている、読み出しクロック
RCKの８サイクルの期間の５番目のサイクルに、FF30か
らセレクト信号SELが出力されるようになっている。す
なわち、書き込みデータの最適位置にセレクト信号SEL
が出力される。

クロックが不安定な状態では、クロックの変動に対し
て余裕を持たせるために、上述のタイミング以外はすべ
て不適正とみなして、リングカウンタ部をリセットす
る。リングカウンタ部はリセットされたとき、ノアゲー
トNOR1の出力によってFF28の出力がローレベルになる
ように強制的にセットされて、この状態からローレベル
のパルスのシフトを開始する。これによって、上述の書
き込みデータの最適位置にセレクト信号SELが出力され
るタイミングに、第３図のビットバッファ回路が初期設
定される。クロックが不安定な状態ではこのような動作
が繰り返して行われる。

第７図（ｂ）は、クロックが安定した状態でのビット
バッファ回路の動作を示している。この状態ではセレク
タSEL11はＢ側を選択し、フリップフロップFF23またはF
F24の出力を反転して、ノアゲートNOR1に帰還する。
この場合におけるノアゲートNOR1の出力は、FF21の出
力とFF22のＱ出力とFF23またはFF24の出力の反転信号
とのノアをとったものとなるので、書き込みクロックの
立ち上がりエッジに対応して、フリップフロップFF23ま
たはFF24のＱ出力がローレベルになっていれば、リング
カウンタはリセットされる。

FF23のＱ出力またはFF24のＱ出力がローレベルになる
タイミングと、書き込みクロックWCKの立ち上がりエッ
ジが一致する場合には、書き込みデータWD1〜WD8がFF1
〜FF8に保持されている、読み出しクロックRCKの８サイ
クルの期間の１番目のサイクルと８番目のサイクルに、
FF30からセレクト信号SELが出力されることになる。

クロックが安定な状態では、クロックの変動に対して
余裕を持ちせる必要がないので、上述のタイミングのみ
不適性としてリングカウンタ部をリセットするが、それ
以外のときはリセットしない。

リングカウンタ部がリセットされたとき、第６図のビ
ットバッファ回路は初期設定されて、前述のように最適
位置すなわち、書き込みデータを保持する、読み出しク
ロックRCKの８サイクルの期間の５番目のサイクルにセ
レクト信号SELが出力される。

第７図（ｂ）において、はクロックが安定した状態
で最初に発生するセレクト信号SELを示している。この
ときセレクト信号SELは書き込みデータに対して、最適
なタイミングで発生している。この後図示のように、ク
ロックに１ビットのジッタが発生しても、ビットバッフ
ァ回路は初期化されない。

〔発明の効果〕

以上説明したように本発明によれば、クロックな安定
状態に応じてウインドウの幅を変化させることによっ
て、クロック供給源が安定状態になったときは、低速デ
ータを保持する保持回路のデータをシフトレジスタ部に
書き込むタイミングを定めるセレクト信号SELは、常に
保持回路における書き込みデータ保持期間の中央の最適
位置になるので、その後、クロックジッタがあっても、
書き込みデータ読み出し動作におけるリタイミングが生
じることはなく、回路動作の安定性を向上することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の作用を説明するための図、第３図は第２図の回路にお
ける入出力データのタイミングを示す図、第４図（ａ）
〜（ｄ）は従来回路の動作と本発明回路の動作とを比較
して示す図、第５図および第６図は本発明の一実施例を
示す図、第７図（ａ），第７図（ｂ）は本発明の動作タ
イムチャートを示す図、第８図は従来のビットバッファ
回路の構成を示す図、第９図は第８図の回路における入
出力データのタイミングを示す図である。 11はリセット信号発生部、12はウインドウ設定部、13は
リングカウンタ部、21は保持部、22はシフトレジスタ
部、23は多重部である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｎビットの並列書き込みデータ（WD1〜WD
   8）を書き込みクロック（WCK）に応じて保持する保持部
   （21）と、該保持されたデータをセレクト信号（SEL）
   に応じて読み込んで書き込みクロック（WCK）のｎ倍の
   速度の読み出しクロック（RCK）によってシフトして直
   列の読み出しデータ（RD）を発生するシフトレジスタ部
   （22）とからなる多重部（23）に対して、 該読み出しクロック（RCK）によって動作してそのｎサ
   イクルごとに前記セレクト信号（SEL）を出力するとと
   もにリセット信号を受けたとき該セレクト信号（SEL）
   を前記書き込みデータ保持期間の中央位置に出力する状
   態に設定されるリングカウンタ部（13）と、 クロックが不安定な状態のときは前記書き込みクロック
   （WCK）の立ち上がりエッジに対応する位置に狭い幅の
   ウインドウを発生し、クロックが安定な状態のときは前
   記書き込みクロック（WCK）の立ち上がりエッジを含む
   広い幅のウインドウを発生するウインドウ設定部（12）
   と、 書き込みクロック（WCK）の立ち上がりエッジが発生し
   たときであって、該書き込みクロック（WCK）の立ち上
   がりエッジに対応する位置に前記ウインドウが発生しな
   いとき、前記リングカウンタ部（13）に対するリセット
   信号を出力するリセット信号発生部（11）と を設けたことを特徴とするビットバッファ回路。