JPS5970332A - ジツタ付加回路 - Google Patents
ジツタ付加回路Info
- Publication number
- JPS5970332A JPS5970332A JP57180566A JP18056682A JPS5970332A JP S5970332 A JPS5970332 A JP S5970332A JP 57180566 A JP57180566 A JP 57180566A JP 18056682 A JP18056682 A JP 18056682A JP S5970332 A JPS5970332 A JP S5970332A
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- JP
- Japan
- Prior art keywords
- jitter
- digital data
- signal
- clock signal
- clock
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタルオーディオシステム等における信号処
理回路に使用され、シリアルディジタルデータにジッタ
を付加するジッタ付加回路に関する。
理回路に使用され、シリアルディジタルデータにジッタ
を付加するジッタ付加回路に関する。
シリアルディジタルデータにジッタを付加する場合、従
来はシステムのマスタクロック信号周波数を中心にジッ
タ信号によって変動させる（以下、これを揺さ振ると記
す）ことで行なってい冬。
来はシステムのマスタクロック信号周波数を中心にジッ
タ信号によって変動させる（以下、これを揺さ振ると記
す）ことで行なってい冬。
しかし上記した如き従来の方法によレジスタを付加する
ときは、ジッタによシマスタフロック信号の周波数が高
くなったときのことを考慮して、システム全体の動作タ
イミングは高速であることが要求される問題があった。
ときは、ジッタによシマスタフロック信号の周波数が高
くなったときのことを考慮して、システム全体の動作タ
イミングは高速であることが要求される問題があった。
また、システム内に記憶回路が使用されている場合には
、記憶回路にアクセス時間の短い記憶回路を必要とする
問題がある。
、記憶回路にアクセス時間の短い記憶回路を必要とする
問題がある。
また、動作タイミングの高速なシステムが必ずしも常に
構成可能であるとは限らない問題もおった。
構成可能であるとは限らない問題もおった。
本発明は上記にかんがみなされたもので、上記の問題を
解消し、システムのマスタクロック信号を揺さ振ること
なくジッタを付加することができ、ジッタを付加するた
めにシステムの動作を特別に高速化する必要がなく、水
晶発振器等の安定した一定のクロック信号でシステムを
動作させることができるジッタ付加回路を提供すること
を目的とする。
解消し、システムのマスタクロック信号を揺さ振ること
なくジッタを付加することができ、ジッタを付加するた
めにシステムの動作を特別に高速化する必要がなく、水
晶発振器等の安定した一定のクロック信号でシステムを
動作させることができるジッタ付加回路を提供すること
を目的とする。
゛以下、本発明を実施例によシ説明する。
第１図は本発明の一実施例を示すブロック図である。
１はファーストイン、ファーストアウトのレジスタであ
る。レジスタ１は入力端子Ａに供給されたジッタのない
書き込クロック信号（ジッタのない基準伝送りロック信
号）にしたがって入力端子Ｂに供給されたシリアルディ
ジタルデータを１ビツトづつ置数させる。
る。レジスタ１は入力端子Ａに供給されたジッタのない
書き込クロック信号（ジッタのない基準伝送りロック信
号）にしたがって入力端子Ｂに供給されたシリアルディ
ジタルデータを１ビツトづつ置数させる。
一方、２はジッタクロック発生器であシ、入力端子Ａに
供給された書き込みクロック信号と入力端子Ｃに供給さ
れたジッタ信号とが供給されて、書き込みクロック信号
周波数を中心にジッタ信号で揺さ振って、ジッタを含む
クロック信号（以下、ジッタクロック信号と記す）を出
力するように構成しである。ジッタクロック発生器２か
ら出力されたジッタクロック信号はレジスタ１に置数さ
れたデータを読み出す読み出しクロック信号とじて供給
しである。
供給された書き込みクロック信号と入力端子Ｃに供給さ
れたジッタ信号とが供給されて、書き込みクロック信号
周波数を中心にジッタ信号で揺さ振って、ジッタを含む
クロック信号（以下、ジッタクロック信号と記す）を出
力するように構成しである。ジッタクロック発生器２か
ら出力されたジッタクロック信号はレジスタ１に置数さ
れたデータを読み出す読み出しクロック信号とじて供給
しである。
以上の如く構成した本発明の一実施例において、レジス
タ１には入力端子Ｂに供給されたシリアルディジタルデ
ータが、書き込みクロック信号にしたがって１ビツトづ
つ順次、置数され一時記憶される。ジッタクロック発生
器２によシ入力端子Ａに供給された書き込みクロック信
号は入力端子Ｃに供給されたジッタ信号によって揺さ振
られ、ジッタクロック信号に変換される。ジッタクロッ
ク信号はレジスタ１に読み出しクロック信号として供給
される。この結果、レジスタ１に読み込まれたシリアル
ディジタルデータは、読み込んだ順序で読み出しクロッ
ク信号にしたがって出力される。
タ１には入力端子Ｂに供給されたシリアルディジタルデ
ータが、書き込みクロック信号にしたがって１ビツトづ
つ順次、置数され一時記憶される。ジッタクロック発生
器２によシ入力端子Ａに供給された書き込みクロック信
号は入力端子Ｃに供給されたジッタ信号によって揺さ振
られ、ジッタクロック信号に変換される。ジッタクロッ
ク信号はレジスタ１に読み出しクロック信号として供給
される。この結果、レジスタ１に読み込まれたシリアル
ディジタルデータは、読み込んだ順序で読み出しクロッ
ク信号にしたがって出力される。
しかるにこの場合において、レジスタ１に供給される読
み出しクロック信号はジッタを含んでいるため、レジス
タ１から出力されたシリアルディジタルデータにはジッ
タが付加されることになる。
み出しクロック信号はジッタを含んでいるため、レジス
タ１から出力されたシリアルディジタルデータにはジッ
タが付加されることになる。
ジッタクロック発生器２け、たとえば第３図に示す如く
、書き込みクロック信号を基準信号として位相比較器２
−４へ入力し、位相比較出力をローノｊスフイルタ（Ｌ
ＰＦ ） ２−２を介した後、ジッタ信号と加算して電
圧制御発振器（ＶＣＯ） ２−３へ供給し、ＶＣＯ２−
３の出力信号を出力とするとともに、その一部を位相比
較器２−４の一方の入力とするＰＬＬ回路で構成するこ
とができる。このときＬＰＦ２−２のカットオフ周波数
を例えば数Ｈｚ以下として、ジッタクロック発生器２の
出力中に現われるジッタ成分周波数よシ低く設定し、Ｐ
ＬＬ回路がジッタ成分に対しては働かないようにしてお
く。このようにしておくとジッタクロック発生器２から
出力されるジッタクロック信号の平均周波数は、書き込
みクロック信号の周波数に等しくなるので、ジッタ信号
を入力端子Ｃに供給することによって、レジスタ１の内
容が空になったシ、シリアルディジタルデータがレジス
タ１から溢れることもない。
、書き込みクロック信号を基準信号として位相比較器２
−４へ入力し、位相比較出力をローノｊスフイルタ（Ｌ
ＰＦ ） ２−２を介した後、ジッタ信号と加算して電
圧制御発振器（ＶＣＯ） ２−３へ供給し、ＶＣＯ２−
３の出力信号を出力とするとともに、その一部を位相比
較器２−４の一方の入力とするＰＬＬ回路で構成するこ
とができる。このときＬＰＦ２−２のカットオフ周波数
を例えば数Ｈｚ以下として、ジッタクロック発生器２の
出力中に現われるジッタ成分周波数よシ低く設定し、Ｐ
ＬＬ回路がジッタ成分に対しては働かないようにしてお
く。このようにしておくとジッタクロック発生器２から
出力されるジッタクロック信号の平均周波数は、書き込
みクロック信号の周波数に等しくなるので、ジッタ信号
を入力端子Ｃに供給することによって、レジスタ１の内
容が空になったシ、シリアルディジタルデータがレジス
タ１から溢れることもない。
なお、ジッタの大きさおよび周波数はファーストイン・
ファーストアウトのレジスタの容量と動作速度によって
定めればよい。
ファーストアウトのレジスタの容量と動作速度によって
定めればよい。
そこで、本発明の一実施例のジッタ付加回路をシリアル
ディジタルデータ発生システムに接続することによって
、該システムのマスタクロック信号をジッタ信号によっ
て揺さ振ることなく出力シリアルディジタルデータにジ
ッタを付加することができる。
ディジタルデータ発生システムに接続することによって
、該システムのマスタクロック信号をジッタ信号によっ
て揺さ振ることなく出力シリアルディジタルデータにジ
ッタを付加することができる。
つぎに本発明の他の実施例について説明する。
第２図は本発明の他の実施例を示すブロック図である。
５はシリアル入力パラレル出力のシフトレジスタを有１
／ 、入力端子Ａに供給された基準伝送り四ツク信号と
しての書き込みクロック信号が供給されて、入力端子Ｂ
ｆＣ供給されたシリアルディジタルデータが書き込みク
ロックにしたがって置数されシフトされてパラレルディ
ジタルデータに変換して出力する変換器である。６は変
換器５の出カッ４ラレルデイジタルデータが供給されて
、それを一時記憶する省き込み読み出し可能な記憶回路
（以下、ＲＡＭと記す）である。７はノ４ラレル入カシ
リアル出力のシフトレジスタを有し、ジッタクロック発
生器２から出力されたジッタクロック信号すなわちジッ
タを含むクロック信号が供給され、ＲＡＭ ６から読み
出されたノｊラレルデイジタルデータが置数され、かつ
ジッタクロック信号にしたがって置数されたパラレルデ
ィジタルデータをシリアル出力に変換して出力する変換
器である。−万８はＲＡＭ ６の書き込みタイミングお
よび書き込み番地を入力端子Ａに供給された書き込みク
ロック信号にしたがって制御し、かつＲＡＭ ６の読み
出しタイミングおよび読み出し番地をジッタクロックパ
ルス発生器２から出力されたジッタクロック信号によっ
て制御するように構成したメモリ制御回路である。メモ
リ制御回路８はたとえば公知の如く書き込みクロック信
号を計数して書き込み番地を指定する書き込みアドレス
カウンタ、書き込みアクセス時間を補償するために書き
込みクロック信号を遅延させる遅延回路、該遅延回路の
出力を計数して書き込み信号を出力する書き込みタイミ
ングノｆルス発生用のカウンタを備えている。またメモ
リ制御回路８は、読み出し側についても同様に、ジッタ
クロック信号を計数して読み出し番地を指定する読み出
しアドレスカウンタ、読み出しアクセス時間を補償する
ためにジッタクロック信号を遅延させる遅延回路、該遅
延回路の出力を計数して読み出し信号を出力する読み出
しタイミング発生用のカウンタを備えている。
／ 、入力端子Ａに供給された基準伝送り四ツク信号と
しての書き込みクロック信号が供給されて、入力端子Ｂ
ｆＣ供給されたシリアルディジタルデータが書き込みク
ロックにしたがって置数されシフトされてパラレルディ
ジタルデータに変換して出力する変換器である。６は変
換器５の出カッ４ラレルデイジタルデータが供給されて
、それを一時記憶する省き込み読み出し可能な記憶回路
（以下、ＲＡＭと記す）である。７はノ４ラレル入カシ
リアル出力のシフトレジスタを有し、ジッタクロック発
生器２から出力されたジッタクロック信号すなわちジッ
タを含むクロック信号が供給され、ＲＡＭ ６から読み
出されたノｊラレルデイジタルデータが置数され、かつ
ジッタクロック信号にしたがって置数されたパラレルデ
ィジタルデータをシリアル出力に変換して出力する変換
器である。−万８はＲＡＭ ６の書き込みタイミングお
よび書き込み番地を入力端子Ａに供給された書き込みク
ロック信号にしたがって制御し、かつＲＡＭ ６の読み
出しタイミングおよび読み出し番地をジッタクロックパ
ルス発生器２から出力されたジッタクロック信号によっ
て制御するように構成したメモリ制御回路である。メモ
リ制御回路８はたとえば公知の如く書き込みクロック信
号を計数して書き込み番地を指定する書き込みアドレス
カウンタ、書き込みアクセス時間を補償するために書き
込みクロック信号を遅延させる遅延回路、該遅延回路の
出力を計数して書き込み信号を出力する書き込みタイミ
ングノｆルス発生用のカウンタを備えている。またメモ
リ制御回路８は、読み出し側についても同様に、ジッタ
クロック信号を計数して読み出し番地を指定する読み出
しアドレスカウンタ、読み出しアクセス時間を補償する
ためにジッタクロック信号を遅延させる遅延回路、該遅
延回路の出力を計数して読み出し信号を出力する読み出
しタイミング発生用のカウンタを備えている。
本発明の他の実施例においてはメモリ制御回路８には書
き込みアドレスと読み出しアドレスが最も離ハるように
初期設定してあシ、かつ書き込み要求と読み出し要求と
が同時に発生したときは書き込み（または読み出しまた
は先着）要求を優先させる書き込み（ｌたは読み出しま
たは先着）優先制御手段を備えている。
き込みアドレスと読み出しアドレスが最も離ハるように
初期設定してあシ、かつ書き込み要求と読み出し要求と
が同時に発生したときは書き込み（または読み出しまた
は先着）要求を優先させる書き込み（ｌたは読み出しま
たは先着）優先制御手段を備えている。
なお、Ｄけ変換器７から出力されたシリアルディジタル
データが供給される出力端子である。
データが供給される出力端子である。
以上の如く構成した本発明の他の実施例において、入力
端子Ｂに供給されたシリアルディジタルデータは、入力
端子Ａに供給された書き込みクロック信号によって順次
変換器５に置数され、変換器５によってノｆラレルデイ
ジタルデータに変換される。変換器５によって変換され
たパラレルディジタルデータはメモリ制御回路８から出
力された書き込み信号によシ、ＲＡＭ６の指定アドレス
に書き込まれて、一時記憶される。なお、この書き込み
タイミングは書き込みクロック信号に関連していること
は勿論であジ、また記憶アドレスはメモリ制御回路８の
書き込みアドレスカウンタの出力によシ指定される。
端子Ｂに供給されたシリアルディジタルデータは、入力
端子Ａに供給された書き込みクロック信号によって順次
変換器５に置数され、変換器５によってノｆラレルデイ
ジタルデータに変換される。変換器５によって変換され
たパラレルディジタルデータはメモリ制御回路８から出
力された書き込み信号によシ、ＲＡＭ６の指定アドレス
に書き込まれて、一時記憶される。なお、この書き込み
タイミングは書き込みクロック信号に関連していること
は勿論であジ、また記憶アドレスはメモリ制御回路８の
書き込みアドレスカウンタの出力によシ指定される。
一方、ＲＡＭ６に記憶されているノ干うレルデイジタル
データは、メモリ制御回路８の読み出しアドレスカウン
タの出力によシアドレス指定されて、メモリ制御回路８
から出力された読み出し信号によシ読出され、変換器７
に置数される。
データは、メモリ制御回路８の読み出しアドレスカウン
タの出力によシアドレス指定されて、メモリ制御回路８
から出力された読み出し信号によシ読出され、変換器７
に置数される。
変換器７に置数されたパラレルディジタルデータは変換
器７によってジッタクロック発生器２から出力されたジ
ッタクロック信号にしたがってシリアルデジタルデータ
に変換されて出力される。
器７によってジッタクロック発生器２から出力されたジ
ッタクロック信号にしたがってシリアルデジタルデータ
に変換されて出力される。
なお、この場合にＲＡＭ ６へ供給されるメモリ制御回
路８からの読み出し信号の発生タイミングはジッタクロ
ック発生器２から出力されたジッタクロック信号に関連
している。
路８からの読み出し信号の発生タイミングはジッタクロ
ック発生器２から出力されたジッタクロック信号に関連
している。
またさらに変換器７に供給されるソツタクロッり信号に
はジッタを含んでいるため、変換器７から出力されたシ
リアルディジタルデータにはジッタが付加されることに
々る。
はジッタを含んでいるため、変換器７から出力されたシ
リアルディジタルデータにはジッタが付加されることに
々る。
また、ジッタクロック発生器２から出力されるジッタク
ロック信号の平均周波数は、書き込みクロック周波数に
等しくなるのでジッタ信号を入力端子Ｃに供給すること
によって、ＲＡＭ ６の記憶内容が空になってしまった
シ、またＲＡＭ ６から溢れることはない。
ロック信号の平均周波数は、書き込みクロック周波数に
等しくなるのでジッタ信号を入力端子Ｃに供給すること
によって、ＲＡＭ ６の記憶内容が空になってしまった
シ、またＲＡＭ ６から溢れることはない。
なお、ジッタ信号のレベルおよび周波数はＲＡＭ６の記
憶容量とアクセス時間とによって定めればよい。
憶容量とアクセス時間とによって定めればよい。
したがって、本発明の他の実施例においても、本発明の
一実施例の場合と同様に、本発明の他の実施例のジッタ
付加回路をシリアルディジタルデータ発生システムに接
続することによって、該システムのマスタクロック信号
をジッタ信号によって揺さ振ることなく出力シリアルデ
ィジタルデータにジッタを付加することができる。
一実施例の場合と同様に、本発明の他の実施例のジッタ
付加回路をシリアルディジタルデータ発生システムに接
続することによって、該システムのマスタクロック信号
をジッタ信号によって揺さ振ることなく出力シリアルデ
ィジタルデータにジッタを付加することができる。
以上説明した如く本発明によれば、入力されたシリアル
ディジタルデータに、ジッタを付加することができる。
ディジタルデータに、ジッタを付加することができる。
またこのためにシステムのマスタクロック信号をジッタ
信号によって揺さ振ることを必要としない。したがって
、シリアルディジタルデータにジッタを付加するために
、全システムを特別に高速動作可能に構成する必要もな
く、システムのマスタクロック信号を一定の安定したた
とえば水晶発振器からの発振出力から得ることができ、
システムはジッタ発生のためによる影響を全く受けるこ
とがない。
信号によって揺さ振ることを必要としない。したがって
、シリアルディジタルデータにジッタを付加するために
、全システムを特別に高速動作可能に構成する必要もな
く、システムのマスタクロック信号を一定の安定したた
とえば水晶発振器からの発振出力から得ることができ、
システムはジッタ発生のためによる影響を全く受けるこ
とがない。
第１図は本発明の一実施例を示すブロック図。
第２図は本発明の他の実施例を示すブロック図。
第３図はジッタクロック発生器の一例を示すブロック図
。 １・・・ファーストイン、ファーストアウトのレジスタ
、２・・・ジッタクロック発生器、５および７・・・変
換器、６・・・ＲＡＭ、 ８・・・メモリ制御回路。
。 １・・・ファーストイン、ファーストアウトのレジスタ
、２・・・ジッタクロック発生器、５および７・・・変
換器、６・・・ＲＡＭ、 ８・・・メモリ制御回路。
Claims (3)
- （１）供給されたシリアルディジタルデータを書き込み
クロック信号にしたがって書き込みかつ書き込まれたデ
ータを読み出しクロックにしたがってシリアルに出力す
る一時記憶手段と、ジッタ信号と前記書き込みクロック
信号とが供給されて前記書き込みクロック信号周波数を
中心に前記ジッタ信号によシ変動させて出力するジッタ
クロック発生器とを備え、前記ジッタクロックツｆルス
発生器の出力を読み出しクロック信号として前記記憶手
段に供給してなることを特徴とするジッタ付加回路。 - （２）記憶手段はファーストイン、ファーストアウトの
レジスタであることを特徴とする特許請求の範囲第１項
記載のジッタ付加回路。 - （３）記憶手段は供給されたシリアルディジタルデータ
を書き込みクロック信号によシ置数されかつ置数された
シリアルディジタルデータをノＪ？ラレルデイジタルデ
ータに変換する第１の変換手段と、該第１の変換手段に
よって変換されたパラレルディジタルデータを前記書き
込みクロック信号に関連した信号で読み込んで一時記憶
しかつ記憶したＡ’ラレルデイジタルデータを読み出し
クロック信号に関連した信号で読み出される書き込み読
み出し可能な記憶回路と、該記憶回路から読み出された
パラレルディジタルデータが置数されかつ前記読み出し
クロック信号によって置数されたパラレルディジタルデ
ータをシリアルディジタルデータに変換して出力する第
２の変換手段とを備えてなることを特徴とする特許請求
の範囲第１項記載のジッタ付加回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180566A JPS5970332A (ja) | 1982-10-16 | 1982-10-16 | ジツタ付加回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180566A JPS5970332A (ja) | 1982-10-16 | 1982-10-16 | ジツタ付加回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5970332A true JPS5970332A (ja) | 1984-04-20 |
| JPH0568027B2 JPH0568027B2 (ja) | 1993-09-28 |
Family
ID=16085513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180566A Granted JPS5970332A (ja) | 1982-10-16 | 1982-10-16 | ジツタ付加回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014127922A (ja) * | 2012-12-27 | 2014-07-07 | Leader Electronics Corp | ジッタ関連データを生成する方法および装置 |
| CN109193188A (zh) * | 2018-09-25 | 2019-01-11 | 中国船舶重工集团公司第七0三研究所 | 一种带有数字信号消抖功能的接线端子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529406A (en) * | 1975-07-07 | 1977-01-25 | Ncr Co | Device for detecting and correcting plo phase |
| JPS53142212A (en) * | 1977-05-17 | 1978-12-11 | Mitsubishi Electric Corp | Jitter correcting device |
-
1982
- 1982-10-16 JP JP57180566A patent/JPS5970332A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529406A (en) * | 1975-07-07 | 1977-01-25 | Ncr Co | Device for detecting and correcting plo phase |
| JPS53142212A (en) * | 1977-05-17 | 1978-12-11 | Mitsubishi Electric Corp | Jitter correcting device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014127922A (ja) * | 2012-12-27 | 2014-07-07 | Leader Electronics Corp | ジッタ関連データを生成する方法および装置 |
| US9538050B2 (en) | 2012-12-27 | 2017-01-03 | Leader Electronics Corp. | Method and apparatus for generating jitter-related data |
| CN109193188A (zh) * | 2018-09-25 | 2019-01-11 | 中国船舶重工集团公司第七0三研究所 | 一种带有数字信号消抖功能的接线端子 |
| CN109193188B (zh) * | 2018-09-25 | 2023-10-20 | 中国船舶重工集团公司第七0三研究所 | 一种带有数字信号消抖功能的接线端子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568027B2 (ja) | 1993-09-28 |
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