JPH0568027B2 - - Google Patents
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- JPH0568027B2 JPH0568027B2 JP57180566A JP18056682A JPH0568027B2 JP H0568027 B2 JPH0568027 B2 JP H0568027B2 JP 57180566 A JP57180566 A JP 57180566A JP 18056682 A JP18056682 A JP 18056682A JP H0568027 B2 JPH0568027 B2 JP H0568027B2
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- JP
- Japan
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- jitter
- digital data
- clock signal
- signal
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- Prior art date
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- 230000010355 oscillation Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデジタルオーデイオシステム等におけ
る信号処理回路に使用され、シリアルデイジタル
データにジツタを付加するジツタ付加回路に関す
る。
る信号処理回路に使用され、シリアルデイジタル
データにジツタを付加するジツタ付加回路に関す
る。
シリアルデイジタルデータにジツタを付加する
場合、従来はシステムのマスタクロツク信号周波
数を中心にジツタ信号によつて変動させる（以
下、これを揺さ振ると記す）ことで行なつてい
た。
場合、従来はシステムのマスタクロツク信号周波
数を中心にジツタ信号によつて変動させる（以
下、これを揺さ振ると記す）ことで行なつてい
た。
しかし上記した如き従来の方法によりジツタを
付加するときは、ジツタによりマスタクロツク信
号の周波数が高くなつたときのことを考慮して、
システム全体の動作タイミングは高速であること
が要求される問題があつた。
付加するときは、ジツタによりマスタクロツク信
号の周波数が高くなつたときのことを考慮して、
システム全体の動作タイミングは高速であること
が要求される問題があつた。
また、システム内に記憶回路が使用されている
場合には、記憶回路にアクセス時間の短い記憶回
路を必要とする問題がある。
場合には、記憶回路にアクセス時間の短い記憶回
路を必要とする問題がある。
また、動作タイミングの高速なシステムが必ず
しも常に構成可能であるとは限らない問題もあつ
た。
しも常に構成可能であるとは限らない問題もあつ
た。
本発明は上記にかんがみなされたもので、上記
の問題を解消し、システムのマスタクロツク信号
を揺さ振ることなくジツタを付加することがで
き、ジツタを付加するためにシステムの動作を特
別に高速化する必要がなく、水晶発振器等の安定
した一定のクロツク信号でシステムを動作させる
ことができるジツタ付加回路を提供することを目
的とする。
の問題を解消し、システムのマスタクロツク信号
を揺さ振ることなくジツタを付加することがで
き、ジツタを付加するためにシステムの動作を特
別に高速化する必要がなく、水晶発振器等の安定
した一定のクロツク信号でシステムを動作させる
ことができるジツタ付加回路を提供することを目
的とする。
以下、本発明を実施例により説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
１はフアーストイン、フアーストアウトのレジ
スタである。レジスタ１は入力端子Ａに供給され
たジツタのない書き込クロツク信号（ジツタのな
い基準伝送クロツク信号）にしたがつて入力端子
Ｂに供給されたシリアルデイジタルデータを１ビ
ツトづつ置数させる。
スタである。レジスタ１は入力端子Ａに供給され
たジツタのない書き込クロツク信号（ジツタのな
い基準伝送クロツク信号）にしたがつて入力端子
Ｂに供給されたシリアルデイジタルデータを１ビ
ツトづつ置数させる。
一方、２はジツタクロツク発生器であり、入力
端子Ａに供給された書き込みクロツク信号と入力
端子Ｃに供給されたジツタ信号とが供給されて、
書き込みクロツク信号周波数を中心にジツタ信号
で揺さ振つて、ジツタを含むクロツク信号（以
下、ジツタクロツク信号と記す）を出力するよう
に構成してある。ジツタクロツク発生器２から出
力されたジツタクロツク信号はレジスタ１に置数
されたデータを読み出す読み出しクロツク信号と
して供給してある。
端子Ａに供給された書き込みクロツク信号と入力
端子Ｃに供給されたジツタ信号とが供給されて、
書き込みクロツク信号周波数を中心にジツタ信号
で揺さ振つて、ジツタを含むクロツク信号（以
下、ジツタクロツク信号と記す）を出力するよう
に構成してある。ジツタクロツク発生器２から出
力されたジツタクロツク信号はレジスタ１に置数
されたデータを読み出す読み出しクロツク信号と
して供給してある。
以上の如く構成した本発明の一実施例におい
て、レジスタ１には入力端子Ｂに供給されたシリ
アルデイジタルデータが、書き込みクロツク信号
にしたがつて１ビツトづつ順次、置数され一時記
憶される。ジツタクロツク発生器２により入力端
子Ａに供給された読み出しクロツク信号は入力端
子Ｃに供給されたジツタ信号によつて揺さ振ら
れ、ジツタクロツク信号に変換される。ジツタク
ロツク信号はレジスタ１に読み出しクロツク信号
として供給される。この結果、レジスタ１に読み
込まれたシリアルデイジタルデータは、読み込ん
だ順序で読み出しクロツク信号にしたがつて出力
される。しかるにこの場合において、レジスタ１
に供給される読み出しクロツク信号はジツタを含
んでいるため、レジスタ１から出力されたシリア
ルデイジタルデータにはジツタが付加されること
になる。ジツタクロツク発生器２は、たとえば第
３図に示す如く、書き込みクロツク信号を基準信
号として位相比較器２−1へ入力し、位相比較出
力をローパスフイルタ（LPF）２−2を介した後、
ジツタ信号と加算して電圧制御発振器（VCO）
２−3へ供給し、VCO２−3の出力信号を出力と
するとともに、その一部を位相比較器２−1の一
方の入力とするPLL回路で構成することができ
る。このときLPF２−2のカツトオフ周波数を例
えば数Hz以下として、ジツタクロツク発生器２の
出力中に現われるジツタ成分周波数より低く設定
し、PLL回路がジツタ成分に対しては働かない
ようにしておく。このようにしておくとジツタク
ロツク発生器２から出力されるジツタクロツク信
号の平均周波数は、書き込みクロツク信号の周波
数に等しくなるので、ジツタ信号を入力端子Ｃに
供給することによつて、レジスタ１の内容が空に
なつたり、シリアルデイジタルデータがレジスタ
１から溢れることもない。
て、レジスタ１には入力端子Ｂに供給されたシリ
アルデイジタルデータが、書き込みクロツク信号
にしたがつて１ビツトづつ順次、置数され一時記
憶される。ジツタクロツク発生器２により入力端
子Ａに供給された読み出しクロツク信号は入力端
子Ｃに供給されたジツタ信号によつて揺さ振ら
れ、ジツタクロツク信号に変換される。ジツタク
ロツク信号はレジスタ１に読み出しクロツク信号
として供給される。この結果、レジスタ１に読み
込まれたシリアルデイジタルデータは、読み込ん
だ順序で読み出しクロツク信号にしたがつて出力
される。しかるにこの場合において、レジスタ１
に供給される読み出しクロツク信号はジツタを含
んでいるため、レジスタ１から出力されたシリア
ルデイジタルデータにはジツタが付加されること
になる。ジツタクロツク発生器２は、たとえば第
３図に示す如く、書き込みクロツク信号を基準信
号として位相比較器２−1へ入力し、位相比較出
力をローパスフイルタ（LPF）２−2を介した後、
ジツタ信号と加算して電圧制御発振器（VCO）
２−3へ供給し、VCO２−3の出力信号を出力と
するとともに、その一部を位相比較器２−1の一
方の入力とするPLL回路で構成することができ
る。このときLPF２−2のカツトオフ周波数を例
えば数Hz以下として、ジツタクロツク発生器２の
出力中に現われるジツタ成分周波数より低く設定
し、PLL回路がジツタ成分に対しては働かない
ようにしておく。このようにしておくとジツタク
ロツク発生器２から出力されるジツタクロツク信
号の平均周波数は、書き込みクロツク信号の周波
数に等しくなるので、ジツタ信号を入力端子Ｃに
供給することによつて、レジスタ１の内容が空に
なつたり、シリアルデイジタルデータがレジスタ
１から溢れることもない。
なお、ジツタの大きさおよび周波数はフアース
トイン・フアーストアウトのレジスタの容量と動
作速度によつて定めればよい。
トイン・フアーストアウトのレジスタの容量と動
作速度によつて定めればよい。
そこで、本発明の一実施例のジツタ付加回路を
シリアルデイジタルデータ発生システムに接続す
ることによつて、該システムのマスタクロツク信
号をジツタ信号によつて揺さ振ることなく出力シ
リアルデイジタルデータにジツタを付加すること
ができる。
シリアルデイジタルデータ発生システムに接続す
ることによつて、該システムのマスタクロツク信
号をジツタ信号によつて揺さ振ることなく出力シ
リアルデイジタルデータにジツタを付加すること
ができる。
つぎに本発明の他の実施例について説明する。
第２図は本発明の他の実施例を示すブロツク図
である。
である。
５はシリアル入力パラレル出力のシフトレジス
タを有し、入力端子Ａに供給された基準伝送クロ
ツク信号としての書き込みクロツク信号が供給さ
れて、入力端子Ｂに供給されたシリアルデイジタ
ルデータが書き込みクロツクにしたがつて置数さ
れシフトされてパラレルデイジタルデータに変換
して出力する変換器である。６は変換器５の出力
パラレルデイジタルデータが供給されて、それを
一時記憶する書き込み読み出し可能な記憶回路
（以下、RAMと記す）である。７はパラレル入
力シリアル出力のシフトレジスタを有し、ジツタ
クロツク発生器２から出力されたジツタクロツク
信号すなわちジツタを含むクロツク信号が供給さ
れ、RAM６から読み出されたパラレルデイジタ
ルデータが置数され、かつジツタクロツク信号に
したがつて置数されたパラレルデイジタルデータ
をシリアル出力に変換して出力する変換器であ
る。一方８はRAM６の書き込みタイミングおよ
び書き込み番地を入力端子Ａに供給された書き込
みクロツク信号にしたがつて制御し、かつRAM
６の読み出しタイミングおよび読み出し番地をジ
ツタクロツクパルス発生器２から出力されたジツ
タクロツク信号によつて制御するように構成した
メモリ制御回路である。メモリ制御回路８はたと
えば公知の如く書き込みクロツク信号を計数して
書き込み番地を指定する書き込みアドレスカウン
タ、書き込みアクセス時間を補償するために書き
込みクロツク信号を遅延させる遅延回路、該遅延
回路の出力を計数して書き込み信号を出力する書
き込みタイミングパルス発生用のカウンタを備え
ている。またメモリ制御回路８は、読み出し側に
ついても同様に、ジツタクロツク信号を計数して
読み出し番地を指定する読み出しアドレスカウン
タ、読み出しアクセス時間を補償するためにジツ
タクロツク信号を遅延させる遅延回路、該遅延回
路の出力を計数して読み出し信号を出力する読み
出しタイミング発生用のカウンタを備えている。
タを有し、入力端子Ａに供給された基準伝送クロ
ツク信号としての書き込みクロツク信号が供給さ
れて、入力端子Ｂに供給されたシリアルデイジタ
ルデータが書き込みクロツクにしたがつて置数さ
れシフトされてパラレルデイジタルデータに変換
して出力する変換器である。６は変換器５の出力
パラレルデイジタルデータが供給されて、それを
一時記憶する書き込み読み出し可能な記憶回路
（以下、RAMと記す）である。７はパラレル入
力シリアル出力のシフトレジスタを有し、ジツタ
クロツク発生器２から出力されたジツタクロツク
信号すなわちジツタを含むクロツク信号が供給さ
れ、RAM６から読み出されたパラレルデイジタ
ルデータが置数され、かつジツタクロツク信号に
したがつて置数されたパラレルデイジタルデータ
をシリアル出力に変換して出力する変換器であ
る。一方８はRAM６の書き込みタイミングおよ
び書き込み番地を入力端子Ａに供給された書き込
みクロツク信号にしたがつて制御し、かつRAM
６の読み出しタイミングおよび読み出し番地をジ
ツタクロツクパルス発生器２から出力されたジツ
タクロツク信号によつて制御するように構成した
メモリ制御回路である。メモリ制御回路８はたと
えば公知の如く書き込みクロツク信号を計数して
書き込み番地を指定する書き込みアドレスカウン
タ、書き込みアクセス時間を補償するために書き
込みクロツク信号を遅延させる遅延回路、該遅延
回路の出力を計数して書き込み信号を出力する書
き込みタイミングパルス発生用のカウンタを備え
ている。またメモリ制御回路８は、読み出し側に
ついても同様に、ジツタクロツク信号を計数して
読み出し番地を指定する読み出しアドレスカウン
タ、読み出しアクセス時間を補償するためにジツ
タクロツク信号を遅延させる遅延回路、該遅延回
路の出力を計数して読み出し信号を出力する読み
出しタイミング発生用のカウンタを備えている。
本発明の他の実施例においてはメモリ制御回路
８には書き込みアドレスと読み出しアドレスが最
も離れるように初期設定してあり、かつ書き込み
要求と読み出し要求とが同時に発生したときは書
き込み（または読み出しまたは先着）要求を優先
させる書き込み（または読み出しまたは先着）優
先制御手段を備えている。
８には書き込みアドレスと読み出しアドレスが最
も離れるように初期設定してあり、かつ書き込み
要求と読み出し要求とが同時に発生したときは書
き込み（または読み出しまたは先着）要求を優先
させる書き込み（または読み出しまたは先着）優
先制御手段を備えている。
なお、Ｄは変換器７から出力されたシリアルデ
イジタルデータが供給される出力端子である。
イジタルデータが供給される出力端子である。
以上の如く構成した本発明の他の実施例におい
て、入力端子Ｂに供給されたシリアルデイジタル
データは、入力端子Ａに供給された書き込みクロ
ツク信号によつて順次変換器５に置数され、変換
器５によつてパラレルデイジタルデータに変換さ
れる。変換器５によつて変換されたパラレルデイ
ジタルデータはメモリ制御回路８から出力された
書き込み信号により、RAM６の指定アドレスに
書き込まれて、一時記憶される。なお、この書き
込みタイミングは書き込みクロツク信号に関連し
ていることは勿論であり、また記憶アドレスはメ
モリ制御回路８の書き込みアドレスカウンタの出
力により指定される。
て、入力端子Ｂに供給されたシリアルデイジタル
データは、入力端子Ａに供給された書き込みクロ
ツク信号によつて順次変換器５に置数され、変換
器５によつてパラレルデイジタルデータに変換さ
れる。変換器５によつて変換されたパラレルデイ
ジタルデータはメモリ制御回路８から出力された
書き込み信号により、RAM６の指定アドレスに
書き込まれて、一時記憶される。なお、この書き
込みタイミングは書き込みクロツク信号に関連し
ていることは勿論であり、また記憶アドレスはメ
モリ制御回路８の書き込みアドレスカウンタの出
力により指定される。
一方、RAM６に記憶されているパラレルデイ
ジタルデータは、メモリ制御回路８の読み出しア
ドレスカウンタの出力によりアドレス指定され
て、メモリ制御回路８から出力された読み出し信
号により読み出され、変換器７に置数される。
ジタルデータは、メモリ制御回路８の読み出しア
ドレスカウンタの出力によりアドレス指定され
て、メモリ制御回路８から出力された読み出し信
号により読み出され、変換器７に置数される。
変換器７に置数されたパラレルデイジタルデー
タは変換器７によつてジツタクロツク発生器２か
ら出力されたジツタクロツク信号にしたがつてシ
リアルデジタルデータに変換されて出力される。
タは変換器７によつてジツタクロツク発生器２か
ら出力されたジツタクロツク信号にしたがつてシ
リアルデジタルデータに変換されて出力される。
なお、この場合にRAM６へ供給されるメモリ
制御回路８からの読み出し信号の発生タイミング
はジツタクロツク発生器２から出力されたジツタ
クロツク信号に関連している。
制御回路８からの読み出し信号の発生タイミング
はジツタクロツク発生器２から出力されたジツタ
クロツク信号に関連している。
またさらに変換器７に供給されるジツタクロツ
ク信号にはジツタを含んでいるため、変換器７か
ら出力されたシリアルデイジタルデータにはジツ
タが付加されることになる。
ク信号にはジツタを含んでいるため、変換器７か
ら出力されたシリアルデイジタルデータにはジツ
タが付加されることになる。
また、ジツタクロツク発生器２から出力される
ジツタクロツク信号の平均周波数は、書き込みク
ロツク周波数に等しくなるのでジツタ信号を入力
端子Ｃに供給することによつて、RAM６の記憶
内容が空になつてしまつたり、またRAM６から
溢れることはない。
ジツタクロツク信号の平均周波数は、書き込みク
ロツク周波数に等しくなるのでジツタ信号を入力
端子Ｃに供給することによつて、RAM６の記憶
内容が空になつてしまつたり、またRAM６から
溢れることはない。
なお、ジツタ信号のレベルおよび周波数は
RAM６の記憶容量とアクセス時間とによつて定
めればよい。
RAM６の記憶容量とアクセス時間とによつて定
めればよい。
したがつて、本発明の他の実施例においても、
本発明の一実施例の場合と同様に、本発明の他の
実施例のジツタ付加回路をシリアルデイジタルデ
ータ発生システムに接続することによつて、該シ
ステムのマスタクロツク信号をジツタ信号によつ
て揺さ振ることなく出力シリアルデイジタルデー
タにジツタを付加することができる。
本発明の一実施例の場合と同様に、本発明の他の
実施例のジツタ付加回路をシリアルデイジタルデ
ータ発生システムに接続することによつて、該シ
ステムのマスタクロツク信号をジツタ信号によつ
て揺さ振ることなく出力シリアルデイジタルデー
タにジツタを付加することができる。
以上説明した如く本発明によれば、入力された
シリアルデイジタルデータに、ジツタを付加する
ことができる。
シリアルデイジタルデータに、ジツタを付加する
ことができる。
またこのためにシステムのマスタクロツク信号
をジツタ信号によつて揺さ振ることを必要としな
い。したがつて、シリアルデイジタルデータにジ
ツタを付加するために、全システムを特別に高速
動作可能に構成する必要もなく、システムのマス
タクロツク信号を一定の安定したたとえば水晶発
振器からの発振出力から得ることができ、システ
ムはジツタ発生のためによる影響を全く受けるこ
とがない。
をジツタ信号によつて揺さ振ることを必要としな
い。したがつて、シリアルデイジタルデータにジ
ツタを付加するために、全システムを特別に高速
動作可能に構成する必要もなく、システムのマス
タクロツク信号を一定の安定したたとえば水晶発
振器からの発振出力から得ることができ、システ
ムはジツタ発生のためによる影響を全く受けるこ
とがない。
さらに、ジツタクロツク発生器をPLL回路で
構成し、PLL回路のローパスフイルタの遮断周
波数をジツタ信号の周波数より低く設定し、かつ
ローパスフイルタの出力とジツタ信号とを重畳し
て電圧制御発振器の周波数制御電圧としたことに
より、ジツタ信号の振幅を変更することによつて
ジツタ量を可変することができ、ジツタ信号の所
定期間の平均の時間ずれが零であれば遅れおよび
進み量も方向もランダムでよく、しかもマスタク
ロツク信号に依存せずに遅れ、進みの量を連続的
に変化することができる。さらにまた、ジツタ信
号の平均値が零であれば遅れと進みが交互に現れ
る必要もない。
構成し、PLL回路のローパスフイルタの遮断周
波数をジツタ信号の周波数より低く設定し、かつ
ローパスフイルタの出力とジツタ信号とを重畳し
て電圧制御発振器の周波数制御電圧としたことに
より、ジツタ信号の振幅を変更することによつて
ジツタ量を可変することができ、ジツタ信号の所
定期間の平均の時間ずれが零であれば遅れおよび
進み量も方向もランダムでよく、しかもマスタク
ロツク信号に依存せずに遅れ、進みの量を連続的
に変化することができる。さらにまた、ジツタ信
号の平均値が零であれば遅れと進みが交互に現れ
る必要もない。
第１図は本発明の一実施例を示すブロツク図。
第２図は本発明の他の実施例を示すブロツク図。
第３図はジツタクロツク発生器の一例を示すブロ
ツク図。 １…フアーストイン、フアーストアウトのレジ
スタ、２…ジツタクロツク発生器、５および７…
変換器、６…RAM、８…メモリ制御回路。
第２図は本発明の他の実施例を示すブロツク図。
第３図はジツタクロツク発生器の一例を示すブロ
ツク図。 １…フアーストイン、フアーストアウトのレジ
スタ、２…ジツタクロツク発生器、５および７…
変換器、６…RAM、８…メモリ制御回路。
Claims (1)
- 【特許請求の範囲】 １ 供給されたシリアルデイジタルデータを書き
込みクロツク信号にしたがつて書き込みかつ書き
込まれたデータを読み出しクロツク信号にしたが
つてシリアルに出力する記憶手段と、 前記書き込みクロツク信号を基準信号として位
相比較器に入力し、位相比較出力を積分するロー
パスフイルタの遮断周波数をジツタ信号の周波数
より低く設定し、かつ前記ローパスフイルタの出
力に前記ジツタ信号を重畳した信号で電圧制御発
振器の発振周波数を制御して、前記電圧制御発振
器の発振出力を前記書き込みクロツク信号周波数
を中心に前記ジツタ信号により変動させて出力す
るPLL回路からなるジツタクロツク発生器と、 前記ジツタクロツク発生器の出力を前記読み出
しクロツク信号として前記記憶手段に供給してな
ることを特徴とするジツタ付加回路。 ２ 記憶手段はフアーストイン、フアーストアウ
トのレジスタであることを特徴とする特許請求の
範囲第１項記載のジツタ付加回路。 ３ 記憶手段は供給されたシリアルデイジタルデ
ータを書き込みクロツク信号により置数されかつ
置数されたシリアルデイジタルデータをパラレル
デイジタルデータに変換する第１の変換手段と、
該第１の変換手段によつて変換されたパラレルデ
イジタルデータを前記書き込みクロツク信号に関
連した信号で読み込んで一時記憶しかつ記憶した
パラレルデイジタルデータを読み出しクロツク信
号に関連した信号で読み出される書き込み読み出
し可能な記憶回路と、該記憶回路から読み出され
たパラレルデイジタルデータが置数されかつ前記
読み出しクロツク信号によつて置数されたパラレ
ルデイジタルデータをシリアルデイジタルデータ
に変換して出力する第２の変換手段とを備えてな
ることを特徴とする特許請求の範囲第１項記載の
ジツタ付加回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180566A JPS5970332A (ja) | 1982-10-16 | 1982-10-16 | ジツタ付加回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180566A JPS5970332A (ja) | 1982-10-16 | 1982-10-16 | ジツタ付加回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5970332A JPS5970332A (ja) | 1984-04-20 |
| JPH0568027B2 true JPH0568027B2 (ja) | 1993-09-28 |
Family
ID=16085513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180566A Granted JPS5970332A (ja) | 1982-10-16 | 1982-10-16 | ジツタ付加回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970332A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6164680B2 (ja) * | 2012-12-27 | 2017-07-19 | リーダー電子株式会社 | ジッタ関連データを生成する方法および装置 |
| CN109193188B (zh) * | 2018-09-25 | 2023-10-20 | 中国船舶重工集团公司第七0三研究所 | 一种带有数字信号消抖功能的接线端子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529406A (en) * | 1975-07-07 | 1977-01-25 | Ncr Co | Device for detecting and correcting plo phase |
| JPS53142212A (en) * | 1977-05-17 | 1978-12-11 | Mitsubishi Electric Corp | Jitter correcting device |
-
1982
- 1982-10-16 JP JP57180566A patent/JPS5970332A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529406A (en) * | 1975-07-07 | 1977-01-25 | Ncr Co | Device for detecting and correcting plo phase |
| JPS53142212A (en) * | 1977-05-17 | 1978-12-11 | Mitsubishi Electric Corp | Jitter correcting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5970332A (ja) | 1984-04-20 |
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