JP2020161986A

JP2020161986A - 伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置

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Publication number: JP2020161986A
Application number: JP2019059523A
Authority: JP
Inventors: 昌寛三輪; Masahiro Miwa; 山野　直樹; Naoki Yamano; 直樹山野
Original assignee: Miharu Communications Co Ltd
Current assignee: Miharu Communications Co Ltd
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2020-10-01
Anticipated expiration: 2039-03-26
Also published as: JP7311287B2

Abstract

【課題】簡易な回路構成によって、安定したクロック信号を提供する。【解決手段】伝送装置１０Ａにおいて、変調された信号を受信する受信手段（復調部１１）と、受信手段によって受信された信号を復調してデジタルデータを生成する復調手段（復調部１１）と、得られたデジタルデータを記憶する記憶手段（記憶部１２）と、記憶手段からデジタルデータを読み出す読み出し手段（標本化周波数変換部３１）と、読み出されたデジタルデータを変調する変調手段（変調部１５）と、変調された信号を送信する送信手段（変調部１５）と、クロック信号を生成して読み出し手段および変調手段に供給する供給手段（ＶＣＯ２１、クロック信号発生部２３，３３）と、記憶手段に記憶されているデジタルデータの個数に応じてクロック信号の周波数を調整する調整手段（基準値出力部１６〜ＬＰＦ２０）と、を有する。【選択図】図２

Description

本発明は、伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置に関するものである。

放送信号からクロック信号を生成する技術としては、特許文献１に開示される技術がある。

特許文献１の技術では、放送信号に含まれている時刻情報を利用してクロック信号を生成している。

特開２００１−０２８７３８号公報

ところで、特許文献１に開示された技術では、時刻情報を放送信号から取得する回路が必要となるため回路構成が複雑化するという問題点がある。また、取得したデータにジッタ等の揺らぎ成分が含まれている場合には、クロック信号にも揺らぎが生じてしまうため、他の回路を同期させることが困難となるという問題点もある。

また、データレートがクロックレートに対して非常に大きい場合や非整数の関係にある場合データの補間ができないという問題がある。

本発明は、このような課題を解決するためのものであり、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能な伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置を提供するものである。

上記課題を解決するために、本発明は、変調された信号を受信する受信手段と、前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、前記変調手段によって変調された信号を送信する送信手段と、クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、を有することを特徴とする。
このような構成によれば、簡易な回路構成によって、安定したクロック信号を得ることが可能となる。

また、本発明は、前記調整手段は、前記記憶手段に記憶されている前記デジタルデータの個数と、所定の基準値との差分値を演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする。
このような構成によれば、記憶手段に記憶されているデジタルデータの個数を確実に検出して取りこぼしたりせず、送信源に同期したクロック信号を得ることができる。

また、本発明は、前記調整手段は、前記記憶手段の書き込みアドレスと読み出しアドレスの差分値から前記デジタルデータの個数を求め、求めた前記デジタルデータの個数と、所定の基準値との差分値を演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする。
このような構成によれば、記憶されているデジタルデータの個数を出力する機能がない記憶手段に記憶されているデジタルデータの個数を確実に検出して、送信源に同期したクロック信号を得ることができる。

また、本発明は、前記記憶手段の前段または後段に設けられ、前記デジタルデータに対して内挿処理を施すことで、前記デジタルデータの標本化周波数を変換する変換手段を有することを特徴とする。
このような構成によれば、クロック周波数を不必要に高くすることなく、標本化周波数を変換することができる。

また、本発明は、変調された信号を受信する受信ステップと、前記受信ステップにおいて受信された信号を復調してデジタルデータを生成する復調ステップと、前記復調ステップにおける復調によって得られた前記デジタルデータを記憶部に記憶させる記憶ステップと、前記記憶部から前記デジタルデータを読み出す読み出しステップと、前記読み出しステップにおいて読み出された前記デジタルデータを変調する変調ステップと、前記変調ステップにおいて変調された信号を送信する送信ステップと、クロック信号を生成して前記読み出しステップおよび前記変調ステップに供給する供給ステップと、前記記憶部に記憶されている前記デジタルデータの個数に応じて前記供給ステップが生成する前記クロック信号の周波数を調整する調整ステップと、を有することを特徴とする。
このような方法によれば、簡易な回路構成によって、安定したクロック信号を得ることが可能となる。

また、本発明は、デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、クロック信号を生成して前記読み出し手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、を有することを特徴とする。
このような構成によれば、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能となる。

また、本発明は、変調された信号を受信する受信手段と、前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、前記記憶手段から前記デジタルデータを読み出す読み出し手段と、前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、前記変調手段によって変調された信号を送信する送信手段と、クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、前記デジタルデータの標本化周波数を変換するために、前記デジタルデータを時間軸方向でなく、振幅軸方向に前記デジタルデータを補間する補間手段と、を有することを特徴とする。
このような構成によれば、動作クロックに関し回路構成に制限を持たせずに、送信源に同期したクロック信号を得ることが可能となる。

本発明によれば、簡易な回路構成によって、送信源に同期したクロック信号を得ることが可能な伝送装置、伝送装置の制御方法、クロック生成装置、および、データ補間装置を提供することが可能となる。

本発明の第１実施形態に係る伝送装置の構成例を示す図である。本発明の第２実施形態に係る伝送装置の構成例を示す図である。本発明の第３実施形態に係る伝送装置の構成例を示す図である。本発明の第４実施形態に係る伝送装置の構成例を示す図である。本発明の第５実施形態に係る伝送装置の構成例を示す図である。本発明の変形実施形態に係る構成例を示す図である。

次に、本発明の実施形態について説明する。

（Ａ）本発明の第１実施形態の構成の説明
図１は、本発明の第１実施形態に係る伝送装置の構成例を示す図である。図１に示すように、本発明の第１実施形態に係る伝送装置１０は、復調部１１、記憶部１２、信号処理部１３、メモリ１４、変調部１５、基準値出力部１６、減算部１７、ループフィルタ１８、データ電圧変換部１９、ＬＰＦ（Low Pass Filter）２０、ＶＣＯ（Voltage Controlled Oscillator）２１、および、クロック信号発生部２２，２３を有している。

ここで、復調部１１は、アナログ信号である放送信号を入力し、復調処理を施して得られたデジタル信号としてのデータ（ＤＡＴＡ）を出力するとともに、放送信号に含まれるクロック信号を抽出して、書き込みクロック信号（ＷＣＬＫ）として出力する。

記憶部１２は、例えば、ＦＩＦＯ（First In First Out）メモリ、または、ＲＡＭ（Random Access Memory）等によって構成され、復調部１１から供給されるデータを、書き込みクロック信号に同期して記憶するとともに、読み出しクロック信号（ＲＣＬＫ）に同期して読み出し、信号処理部１３に供給する。また、記憶部１２は、記憶しているデータの個数（ＮｕｍｂｅｒｏｆＤＡＴＡ）を減算部１７に通知する。

信号処理部１３は、記憶部１２に格納されているデータを読み出すとともに、所定の信号処理を施して出力する。

メモリ１４は、信号処理部１３から供給されるデータを記憶し、変調部１５から供給される読み出しクロック信号（ＲＣＬＫ）に同期してデータを読み出して変調部１５に供給する。

変調部１５は、メモリ１４から供給されるデータを変調し、アナログ信号としての放送信号を生成して出力する。

基準値出力部１６は、記憶部１２に記憶されているデータの個数の基準となる基準値を記憶しており、当該基準値を出力する。

減算部１７は、記憶部１２から供給されるデータの記憶個数（ＮｕｍｂｅｒｏｆＤＡＴＡ）から、基準値出力部１６から供給される基準値を減算して出力する。

ループフィルタ１８は、例えば、ＩＩＲ（Infinite Impulse Response）等によるＬＰＦ（Low Pass Filter）によって構成され、減算部１７から出力されるデータに対してフィルタ処理を施すことでスムージングして出力する。なお、アナログ電子部品で構成する場合には、例えば、ラグ・リード・フィルタを用いるようにしてもよい。

データ電圧変換部１９は、例えば、Ｄ／Ａ（Digital to Analog）変換部またはＰＷＭ（Pulse Width Modulation）変換部等によって構成され、デジタル信号をアナログ信号（電圧が連続的に変化する信号）に変換して出力する。

ＬＰＦ２０は、データ電圧変換部１９から出力されるアナログ信号に含まれる高調波成分（スイッチング等によって生じる成分）を減衰しつつ、データ電圧変換部の平均値を出力する。

ＶＣＯ２１は、ＬＰＦ２０から供給される信号に基づいた周波数で発振し、正弦波または矩形波を出力する。

クロック信号発生部２２は、ＶＣＯ２１から供給される信号に基づいてクロック信号を生成し、記憶部１２に読み出しクロック信号（ＲＣＬＫ）として供給する。

クロック信号発生部２３は、ＶＣＯ２１から供給される信号に基づいてクロック信号（ＣＬＫ）を生成して変調部１５にクロック信号として供給する。

なお、図１において、復調部１１、変調部１５、データ電圧変換部１９、ＬＰＦ２０、ＶＣＯ２１、および、クロック信号発生部２２，２３は、個別の電子回路として構成され、それ以外は論理回路として構成される。なお、前述した構成は一例であって、これらを、電子回路、論理回路、または、ソフトウエアによる任意の組み合わせとして実現してもよい。

（Ｂ）本発明の第１実施形態の動作の説明
つぎに、本発明の第１実施形態の動作について説明する。復調部１１が放送信号を受信すると、復調部１１はアナログ信号である放送信号に対して復調処理を施し、得られた信号をＡ／Ｄ変換して得られるデジタル信号としてのデジタルデータ（以下、単に「データ」と称する）と、クロック信号とを出力する。なお、放送信号に含まれる映像信号等のデータは、ヘッドエンド側が有する高精度のクロック信号（例えば、ルビジウム発振器から出力されるクロック信号（またはＧＰＳ（Global Positioning System）信号もしくはＰＴＰ（Precision Time Protocol)信号））に同期してデータを送信するので、放送信号に含まれるデータの単位時間あたりのデータの個数は一定である。しかしながら、復調部１１から出力されるクロック信号（ＷＣＬＫ）は、送信源のクロック信号とは異なる復調部１１自体のクロック信号を利用している異なるクロック信号で動作をしているので、揺らぎや位相差を有している。

復調部１１から出力されるデータは、書き込みクロック信号（ＷＣＬＫ）に同期して記憶部１２に格納される。記憶部１２は、所定の個数（例えば、３２個）のデータを格納可能な容量を有する。記憶部１２は、格納しているデータの個数を減算部１７に通知する。例えば、１７個のデータを格納している場合には、減算部１７に“１７”を通知する。

基準値出力部１６は、記憶部１２に格納されているデータの基準値を記憶しており、当該基準値を出力する。基準値としては、例えば、格納可能なデータの個数の半分の値（例えば、３２個のデータを格納可能な場合には“１６”）とすることができる。もちろん、これ以外の値でもよい。

減算部１７は、記憶部１２から通知される格納しているデータの個数から、基準値出力部１６から出力される基準値を減算して出力する。例えば、格納しているデータの個数が“１７”であり、基準値が“１６”である場合には、“１”（＝１７−１６）が出力される。

ループフィルタ１８は、減算部１７から出力されるデータに対して、スムージング処理（ローパスフィルタ処理）を施し、得られたデータを出力する。

データ電圧変換部１９は、ループフィルタ１８から供給されるデータ（デジタル信号）を、Ｄ／Ａ変換またはＰＷＭ変換によって電圧（アナログ信号）に変換して出力する。

ＬＰＦ２０は、データ電圧変換部１９から供給されるアナログ信号に含まれている高調波成分（スイッチング等よって発生する成分）を減衰させて出力する。

ＶＣＯ２１は、ＬＰＦ２０から供給される信号に基づいて発振周波数を調整して出力する。例えば、ＬＰＦ２０から供給される信号がプラスの値である場合にはその値に応じて発振周波数を増加し、ＬＰＦ２０から供給される信号がマイナスの値である場合にはその値に応じて発振周波数を減少し、ＬＰＦ２０から供給される信号が“０”である場合には同じ発振周波数を維持する。この結果、記憶部１２に格納されているデータの個数が基準値出力部１６から供給される基準値よりも大きい場合にはＶＣＯ２１の発振周波数が増加し、記憶部１２に格納されているデータの個数が基準値出力部１６から供給される基準値よりも小さい場合にはＶＣＯ２１の発振周波数が減少する。

クロック信号発生部２２は、ＶＣＯ２１から供給される信号に基づいてクロック信号を生成し、読み出しクロック信号（ＲＣＬＫ）として記憶部１２に供給する。また、クロック信号発生部２３は、ＶＣＯ２１から供給される信号に基づいてクロック信号（ＣＬＫ）を生成し、変調部１５に供給する。

信号処理部１３は、クロック信号発生部２２から供給される読み出しクロック信号（ＲＣＬＫ）に同期して記憶部１２に格納されているデータを読み出す。前述したように、クロック信号発生部２２から供給される読み出しクロック信号は、記憶部１２に格納されているデータの個数に応じて周波数が変化する。より詳細には、記憶部１２に格納されているデータの個数が基準値出力部１６から出力される基準値よりも多い場合には周波数が増加し、記憶部１２に格納されているデータの個数が基準値出力部１６から出力される基準値よりも少ない場合には周波数が減少する。これにより、信号処理部１３は、記憶部１２に格納されているデータの個数が基準値に近づくように読み出しを実行する。

前述したように、放送信号に含まれている単位時間あたりのデータの数は、ルビジウム発振器精度で一定であるので、このような制御によれば、クロック信号発生部２２から出力されるクロック信号は略一定になる。

信号処理部１３は、記憶部１２から読み出したデータに対して所定の信号処理を施して出力する。信号処理部１３から出力されるデータは、メモリ１４に格納される。

変調部１５は、クロック信号発生部２３から供給されるクロック信号（ＣＬＫ）に同期してメモリ１４からデータを読み出し、変調処理を施してアナログ信号を生成した後、放送信号として出力する。ここで、クロック信号発生部２３から出力されるクロック信号は、ＶＣＯ２１から供給される信号に基づいており、前述したように、ＶＣＯ２１から出力される信号の周波数は略一定であるので、変調部１５から出力される放送信号も一定のデータレートとなるように制御される。

以上に説明したように、本発明の第１実施形態によれば、記憶部１２に格納されているデータの個数が基準値と等しくなるように読み出しクロック信号を制御するようにしたので、送信源に同期したクロック信号を得ることができる。

（Ｃ）本発明の第２実施形態の構成の説明
つぎに、本発明の第２実施形態について説明する。図２は、本発明の第２実施形態に係る伝送装置１０Ａの構成例を示す図である。なお、図２において、図１と対応する部分には同一の符号を付してその説明を省略する。図２では、図１と比較すると、信号処理部１３が標本化周波数変換部３１に置換され、メモリ１４が記憶部３２に置換され、クロック信号発生部２２がクロック信号発生部３３に置換されている。これ以外は、図１と同様である。

ここで、標本化周波数変換部３１は、記憶部１２から出力されるデータの標本化周波数（例えば、１１５．４４ＭＨｚ）を、これとは異なる標本化周波数（例えば、１１１ＭＨｚ）に変換して出力する。より詳細には、標本化周波数変換部３１は、内挿処理および間引き処理によって標本化周波数を変換して出力する。より詳細には、標本化周波数変換部３１は、デジタルデータの標本化周波数を変換するために、デジタルデータの時間軸方向（動作クロックの周波数を増加する方向）でなく、振幅軸方向（デジタルデータのビット幅を増減する方向）にデジタルデータを補間する処理を実行する。なお、ビット幅を増減するのではなく、ベクトル演算による並列処理を用いるようにしてもよい。また、時間軸方向のデータを増減することで、標本化周波数を変換することももちろん可能である。

記憶部３２は、記憶部１２と同様の構成とされ、クロック信号発生部３３から供給される書き込みクロック（ＷＣＬＫ）に同期してデータを書き込み、変調部１５から供給される読み出しクロック（ＲＣＬＫ）に同期してデータを読み出して変調部１５に供給する。

クロック信号発生部３３は、ＶＣＯ２１から供給される信号に基づいて読み出しクロック（ＲＣＬＫ）を生成してクロック信号発生部３３に供給し、クロック信号（ＣＬＫ）を生成して標本化周波数変換部３１に供給し、書き込みクロック信号（ＷＣＬＫ）を生成して記憶部３２に供給する。

なお、図２において、復調部１１、変調部１５、データ電圧変換部１９、ＬＰＦ２０、ＶＣＯ２１、および、クロック信号発生部２３は、個別の電子部品として構成され、それ以外は論理回路として構成される。なお、前述した構成は一例であって、これらを、電子回路、論理回路、または、ソフトウエアによる任意の組み合わせとして実現してもよい。

（Ｄ）本発明の第２実施形態の動作の説明
つぎに、本発明の第２実施形態の動作について説明する。なお、以下では、第１実施形態と異なる部分を中心に説明する。第２実施形態では、第１実施形態と同様に、記憶部１２に格納されているデータの個数が、基準値出力部１６から出力される基準値と同じになるようにＶＣＯ２１の周波数が調整される。これにより、ＶＣＯ２１の周波数が一定となるように制御される。

第２実施形態では、記憶部１２から読み出されたデータは、標本化周波数変換部３１に供給される。標本化周波数変換部３１では、記憶部１２から出力されるデータの標本化周波数を変換して出力する。より詳細には、標本化周波数変換部３１は、例えば、記憶部１２から読み出されたデータの標本化周波数である１１５．４４ＭＨｚを、１１１ＭＨｚに変換して出力する。

ここで、１１５．４４ＭＨを１１１ＭＨｚに変換するためには、２６／２５倍する必要がある。周波数を変換する方法としては、例えば、５倍し、１／２倍し、５倍し、１／１３倍する方法がある。この場合、５倍し、１／２倍し、５倍した時点で１１５．４４ＭＨｚが１４４３ＭＨｚになり、１ＧＨｚを超える。図２に示す構成を、例えば、ＦＰＧＡ（Field Programmable Gate Array）によって実現する場合、ＦＰＧＡの動作クロック周波数と標本化周波数が等しい場合、ＦＰＧＡでは動作クロックの周波数が数ＧＨｚを超える信号を扱うことが困難であるので、このような周波数変換を行うことは実現可能性が低い。

そこで、第２実施形態では、周波数を５倍する（時間軸方向のデータ数を増加する）代わりに、内挿処理によって振幅方向のデータ量を５倍にすることで、周波数を増加することなく、標本化周波数を増加する。また、前述した１／２倍および１／１３倍については、クロック信号を減少させたり、あるいは間引き処理によって減少させたりすることができる。これにより、前述した標本化周波数の変換を、例えば、ＦＰＧＡによって実現することができる。

標本化周波数変換部３１によって標本化周波数が変換されたデータは、記憶部３２に対して、書き込みクロック信号に同期して書き込まれる。なお、書き込みクロック信号は、標本化周波数が変換された後の周波数に対応しているので、記憶部３２には書き込みクロック信号に同期してデータが書き込まれる。

変調部１５は、変換された後の標本化周波数に対応する読み出しクロック信号（ＲＣＬＫ）に同期して記憶部３２からデータを読み出し、変調処理を施してアナログ信号とした後、放送信号として送信する。

以上に説明したように、本発明の第２実施形態では、入力される放送信号と出力される放送信号の標本化周波数が異なる場合でも、例えば、ＦＰＧＡ等のデバイスを用いて変換処理を実行することができる。

（Ｅ）本発明の第３実施形態の構成の説明
つぎに、本発明の第３実施形態について説明する。図３は、本発明の第３実施形態に係る伝送装置１０Ｂの構成例を示す図である。なお、図３において、図２と対応する部分には同一の符号を付しているので、その説明を省略する。図３では、図２と比較すると、減算部１７の接続先が記憶部１２から記憶部３２に変更されている。また、クロック信号発生部５１，５２が追加されている。これら以外の構成は、図２と同様である。

ここで、減算部１７は、記憶部３２に記憶されているデータの個数を示す値から、基準値出力部１６から供給される基準値を減算して出力する。

クロック信号発生部５１は、復調部１１から供給されるクロック信号（ＣＬＫ）に基づいて読み出しクロック信号（ＲＣＬＫ）を生成して記憶部１２に供給し、クロック信号（ＣＬＫ）を生成して標本化周波数変換部３１に供給する。

クロック信号発生部５２は、ＶＣＯ２１から供給される信号に基づいて書き込みクロック信号（ＷＣＬＫ）を生成して記憶部３２に供給する。

なお、図３において、復調部１１、変調部１５、データ電圧変換部１９、ＬＰＦ２０、ＶＣＯ２１、および、クロック信号発生部２３，５１，５２は、個別の部品として構成され、それ以外はソフトウエアとして構成される。もちろん、これ以外の構成であってもよい。

（Ｆ）本発明の第３実施形態の動作の説明
つぎに、本発明の第３実施形態の動作について説明する。なお、以下では、図２と動作が異なる部分を中心に説明する。

復調部１１は、復調によって得られたデータ（ＷＤＡＴＡ）を記憶部１２に供給するとともに、書き込みクロック信号（ＷＣＬＫ）を生成して記憶部１２に供給する。これにより、書き込みクロック信号に同期してデータが記憶部１２に書き込まれる。

クロック信号発生部５１は、復調部１１から供給されるクロック信号（ＣＬＫ）に基づいて読み出しクロック信号（ＲＣＬＫ）を記憶部１２に供給する。記憶部１２は、読み出しクロック信号に同期してデータを読み出して標本化周波数変換部３１に供給する。

標本化周波数変換部３１は、記憶部１２から供給されるデータの標本化周波数を第２実施形態と同様の処理によって変換して出力する。

記憶部３２は、標本化周波数変換部３１から出力されるデータを、クロック信号発生部５２から供給される書き込みクロック信号（ＷＣＬＫ）に同期して書き込む。なお、クロック信号発生部５２から供給される書き込みクロック信号は、ＶＣＯ２１から出力される周波数が略一定のクロック信号であるので、記憶部３２にはデータが一定の速度で書き込みされる。

変調部１５は、ＶＣＯ２１から供給される信号に基づいてクロック信号発生部２３が発生する読み出しクロック信号（ＲＣＬＫ）に基づいて記憶部３２からデータを読み出す。このため、変調部１５は、単位時間あたり一定量のデータを記憶部３２から読み出し、変調処理を施してアナログ信号を生成して送信する。

以上に説明したように、本発明の第３実施形態では、記憶部３２に格納されているデータの個数が一定となるようにＶＣＯ２１が発生する信号の周波数を制御するようにしたので、変調部１５に供給される単位時間あたりのデータ量を送信源と同期して一定とすることができる。

（Ｇ）本発明の第４実施形態の構成の説明
つぎに、本発明の第４実施形態について説明する。図４は、本発明の第４実施形態に係る伝送装置１０Ｃの構成例を示す図である。なお、図４において、図２と対応する部分には同一の符号を付しているので、その説明を省略する。図４では、図２と比較すると、クロック信号発生部２３が除外され、また、クロック信号発生部３３がクロック信号発生部６１に置換されている。これら以外の構成は、図２と同様である。

ここで、クロック信号発生部６１は、ＶＣＯ２１から供給される信号に基づいて、読み出しクロック信号（ＲＣＬＫ）を生成して記憶部１２に供給し、クロック信号（ＣＬＫ）を生成して標本化周波数変換部３１に供給し、書き込みクロック信号（ＷＣＬＫ）を生成して記憶部３２に供給し、クロック信号（ＣＬＫ）を生成して変調部１５に供給する。

なお、図４において、復調部１１、変調部１５、データ電圧変換部１９、ＬＰＦ２０、ＶＣＯ２１、および、クロック信号発生部６１は、個別の電子回路として構成され、それ以外は論理回路として構成される。もちろん、これ以外の構成であってもよい。なお、前述した構成は一例であって、これらを、電子回路、論理回路、または、ソフトウエアによる任意の組み合わせとして実現してもよい。

（Ｈ）本発明の第４実施形態の動作の説明
つぎに、本発明の第４実施形態の動作について説明する。なお、以下では、図２と動作が異なる部分を中心に説明する。図４では、図２と比較すると、クロック信号発生部６１がクロック信号発生部２３の代わりにクロック信号（ＣＬＫ）を生成して変調部１５に供給する以外は、図２と同様である。

クロック信号発生部６１から出力される読み出しクロック信号（ＲＣＬＫ）、クロック信号（ＣＬＫ）、書き込みクロック信号（ＷＣＬＫ）、および、クロック信号（ＣＬＫ）は、ＶＣＯ２１から供給される信号に基づいて生成されることから、各部が安定して動作を実行することができる。

以上に説明したように、本発明の第４実施形態では、入力される放送信号と出力される放送信号の標本化周波数が異なる場合でも、例えば、ＦＰＧＡ等のデバイスを用いて変換処理を実行することができる。

（Ｉ）本発明の第５実施形態の構成の説明
つぎに、本発明の第５実施形態について説明する。図５は、本発明の第５実施形態に係る伝送装置１０Ｄの構成例を示す図である。なお、図５において、図３と対応する部分には同一の符号を付しているので、その説明を省略する。図５では、図３と比較すると、クロック信号発生部２３が除外され、クロック信号発生部５２がクロック信号発生部７１に置換されている。これら以外の構成は、図３と同様である。

ここで、クロック信号発生部７１は、ＶＣＯ２１から供給される信号に基づいて、書き込みクロック信号（ＷＣＬＫ）を生成して記憶部３２に供給し、クロック信号（ＣＬＫ）を生成して変調部１５に供給する。

なお、図５において、復調部１１、変調部１５、データ電圧変換部１９、ＬＰＦ２０、ＶＣＯ２１、および、クロック信号発生部７１は、個別の部品として構成され、それ以外はソフトウエアとして構成される。もちろん、これ以外の構成であってもよい。

（Ｊ）本発明の第５実施形態の動作の説明
つぎに、本発明の第５実施形態の動作について説明する。なお、以下では、図３と動作が異なる部分を中心に説明する。図５では、図３と比較すると、クロック信号発生部７１がクロック信号発生部２３の代わりにクロック信号（ＣＬＫ）を生成して変調部１５に供給する以外は、図３と同様である。

クロック信号発生部７１は、ＶＣＯ２１から供給される信号に基づいて書き込みクロック信号（ＷＣＬＫ）を生成して記憶部３２に供給するとともに、クロック信号（ＣＬＫ）を生成して変調部１５に供給する。ＶＣＯ２１から出力される信号は周波数が略一定であるので、記憶部３２からは一定の頻度でデータが読み出され、変調部１５で変調されて送信されるので、送信される信号のデータレートは一定となる。

以上に説明したように、本発明の第５実施形態では、記憶部３２に格納されているデータの個数が一定となるようにＶＣＯ２１が発生する信号の周波数を制御するようにしたので、変調部１５に供給される単位時間あたりのデータ量を一定とすることができる。

（Ｋ）変形実施形態の説明
以上の各実施形態は一例であって、本発明が上述したような場合のみに限定されるものでないことはいうまでもない。例えば、以上の各実施形態における各構成要素を、個別の電子回路として構成するか、論理回路として構成するか、または、ソフトウエアとして構成するかは、一例であって、前述した場合に限定されるものではない。また、各構成要素をデジタル部品、デジタル回路として構成するか、あるいは、アナログ部品、アナログ回路として構成するかは任意である。

また、以上の各実施形態では、記憶部１２，３２として、例えば、ＦＩＦＯメモリを用いる場合を例に挙げて説明したが、図６に示すように記憶部８２として、例えば、ＲＡＭ（Random Access Memory）を用いることも可能である。図６に示す構成例では、図１〜図５の記憶部１２または記憶部３２に関連する部分を抜き出して示している。図６に示す構成例では、例えば、図１の記憶部１２に関連する部分と比較すると、記憶部１２が記憶部８２に置換され、アドレスカウンタ８１，８３および減算部８４が新たに追加されている。また、これ以外にもＳＤＲ(Single Data Rate)、ＤＤＲ(Double Rate Ram)、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)、フラッシュメモリ等を用いても同様である。

アドレスカウンタ８１は、記憶部８２に入力される書き込みクロック信号（ＷＣＬＫ）と、書き込みイネーブル信号（ＷＥＮ）とを入力し、書き込みアドレス信号（ＷＡＤＤ）を生成して記憶部８２と減算部８４に供給する。

アドレスカウンタ８３は、クロック信号発生部２２から供給されるクロック信号（ＣＬＫ）に基づいて読み出しイネーブル信号（ＲＥＮ）と、読み出しアドレス信号（ＲＡＤＤ）を生成して記憶部８２と減算部８４に供給する。

記憶部８２は、アドレスカウンタ８１から供給される書き込みアドレス信号（ＷＡＤＤ）によって指定されるアドレスに、書き込みクロック信号（ＷＣＬＫ）に同期して、書き込みデータ（ＷＤＡＴＡ）を書き込む。また、記憶部８２は、アドレスカウンタ８３から供給される読み出しアドレス信号（ＲＡＤＤ）によって指定されるアドレスから、読み出しクロック信号（ＲＣＬＫ）に同期して、読み出しデータ（ＲＤＡＴＡ）を読み出す。

減算部８４は、アドレスカウンタ８１から供給される書き込みアドレス信号（ＷＡＤＤ）の値から、アドレスカウンタ８３から供給される読み出しアドレス信号（ＲＡＤＤ）の値を減算して出力する。なお、読み出しアドレス信号（ＲＡＤＤ）の値から、書き込みアドレス信号（ＷＡＤＤ）の値を減算して得られる値は、記憶部８２に格納されているデータの個数を示す。

減算部１７以降の処理は、図１〜図６の場合と同様である。これにより、ＶＣＯ２１から出力される信号は、記憶部８２に格納されているデータの個数が一定になるように制御される。

以上に説明したように、図６に示す記憶部８２を用いた場合でも、図１〜図５に示す記憶部１２，３２と同様の効果を得ることができる。

１０，１０Ａ〜１０Ｄ伝送装置
１１復調部
１２記憶部
１３信号処理部
１４記憶部
１５変調部
１６基準値出力部
１７減算部
１８ループフィルタ
１９データ電圧変換部
２０ＬＰＦ
２２，２３クロック信号発生部
３１標本化周波数変換部
３２記憶部
３３，５１，５２，５３，６１，７１クロック信号発生部
８１，８３アドレスカウンタ
８２記憶部
８４減算部

Claims

変調された信号を受信する受信手段と、
前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、
前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、
前記記憶手段から前記デジタルデータを読み出す読み出し手段と、
前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、
前記変調手段によって変調された信号を送信する送信手段と、
クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、
前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、
を有することを特徴とする伝送装置。
前記調整手段は、前記記憶手段に記憶されている前記デジタルデータの個数と、所定の基準値との差分値を演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする請求項１に記載の伝送装置。
前記調整手段は、前記記憶手段の書き込みアドレスと読み出しアドレスの差分値から前記デジタルデータの個数を求め、求めた前記デジタルデータの個数と、所定の基準値との差分値を演算し、前記差分値がプラスである場合にはその値に応じて前記クロック信号の周波数を増加させ、前記差分値がマイナスである場合にはその値に応じて前記クロック信号の周波数を減少させることを特徴とする請求項１に記載の伝送装置。
前記記憶手段の前段または後段に設けられ、前記デジタルデータに対して内挿処理を施すことで、前記デジタルデータの標本化周波数を変換する変換手段を有することを特徴とする請求項１乃至３のいずれか１項に記載の伝送装置。
変調された信号を受信する受信ステップと、
前記受信ステップにおいて受信された信号を復調してデジタルデータを生成する復調ステップと、
前記復調ステップにおける復調によって得られた前記デジタルデータを記憶部に記憶させる記憶ステップと、
前記記憶部から前記デジタルデータを読み出す読み出しステップと、
前記読み出しステップにおいて読み出された前記デジタルデータを変調する変調ステップと、
前記変調ステップにおいて変調された信号を送信する送信ステップと、
クロック信号を生成して前記読み出しステップおよび前記変調ステップに供給する供給ステップと、
前記記憶部に記憶されている前記デジタルデータの個数に応じて前記供給ステップが生成する前記クロック信号の周波数を調整する調整ステップと、
を有することを特徴とする伝送装置の制御方法。
デジタルデータを記憶する記憶手段と、
前記記憶手段から前記デジタルデータを読み出す読み出し手段と、
クロック信号を生成して前記読み出し手段に供給する供給手段と、
前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、
を有することを特徴とするクロック生成装置。
変調された信号を受信する受信手段と、
前記受信手段によって受信された信号を復調してデジタルデータを生成する復調手段と、
前記復調手段による復調によって得られた前記デジタルデータを記憶する記憶手段と、
前記記憶手段から前記デジタルデータを読み出す読み出し手段と、
前記読み出し手段によって読み出された前記デジタルデータを変調する変調手段と、
前記変調手段によって変調された信号を送信する送信手段と、
クロック信号を生成して前記読み出し手段および前記変調手段に供給する供給手段と、
前記記憶手段に記憶されている前記デジタルデータの個数に応じて前記供給手段が生成する前記クロック信号の周波数を調整する調整手段と、
前記デジタルデータの標本化周波数を変換するために、前記デジタルデータを時間軸方向でなく、振幅軸方向に前記デジタルデータを補間する補間手段と、
を有することを特徴とするデータ補間装置。