JP4661284B2 - 伝送制御装置 - Google Patents
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また、この発明は、補間手段と、伝送制御手段とを具備し、前記補間手段は、前記伝送制御手段を介して出力される第1のサンプリング周波数のデータを順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、前記補間演算用入力データ保持手段に保持された補間演算用入力データ列を用いた補間演算により第2のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、前記伝送制御手段は、入力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを前記補間手段に出力する記憶手段と、データの書き込みを要求する書き込み要求信号に応じて、整数を示すjビット(jは整数)からなる入力位相情報をインクリメントすることにより当該入力位相情報を更新するとともに、前記入力位相情報からなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、前記第2のサンプリング周波数の2の(m−j)乗倍(mは複数、j<m)の周波数であるメインクロックの周波数に同期してデータの読み出しを要求する読み出し要求信号に応じて、mビット(mは複数)からなる出力位相情報の最下位ビットをインクリメントすることにより当該出力位相情報を更新するとともに、前記出力位相情報における上位jビット(j<m)により表される当該出力位相情報の整数部が増加したときに、当該上位jビットからなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、前記入力位相情報に位相同期して前記出力位相情報が更新されるように前記出力位相情報の更新速度を制御する位相同期化手段とを具備することを特徴とする伝送制御装置を提供する。この場合、前記位相同期化手段は、前記読み出し要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成する可変周波数発振手段と、前記入力位相情報および出力位相情報の差分が適性値となるように、前記周波数制御情報を修正する周波数制御手段とを具備してもよい。
かかる発明によれば、残存データ量を適正値に収束させる位相同期のための動作は、記憶手段に供給される書き込みアドレスおよび読み出しアドレスよりもビット数が多く、分解能の高い入力位相情報および出力位相情報に基づいて行われる。従って、記憶手段の大規模化を招くことなく、入力位相情報または出力位相情報の一方に他方を位相同期させる動作を高い分解能で行うことができ、ジッタに起因した残存データ量の変動に即応し、残存データ量を速やかに適正値に戻すことが可能となる。
<第1実施形態>
図1は、この発明の第1実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。このサンプリング周波数変換装置は、大別すると、伝送制御装置100Aと、補間部200Aと、インタフェース300Aにより構成されている。
FIFO10は、RAM(Random Access Memory)などにより構成される先入れ先出し形式のバッファであり、本実施形態のものは所定ビット数の入力データを最大4個記憶することができる。FIFO10は、補間部200Aから供給されるデータPkを順次保存し、古いものから順にインタフェース300Aに出力する。書き込み制御部30は、メインクロックφがANDゲート101を通過して書き込み要求信号WRとして与えられたときmビットからなる入力位相情報の最下位ビットにビット“1”を加算する全加算処理を行う。本実施形態において、mは4である。また、書き込み制御部30は、書き込み要求信号WRが与えられたときに、入力位相情報の上位jビットにより表される入力位相情報の整数部が増加したとき、この上位jビットからなるビット列を書き込みアドレスとし、書き込み要求信号WEとともにFIFO10に供給する。本実施形態において、jは2である。FIFO10に供給される入力データPkは、書き込み要求信号WEにより、FIFO10内の書き込みアドレスによって指定されるエリアに書き込まれる。読み出し制御部40は、インタフェース300Aからの読み出し要求信号RRに応じて、mビットからなる出力位相情報の整数部を「1」だけインクリメントして出力するとともに、その時点における出力位相情報の整数部を読み出しアドレスとし、読み出し要求信号REとともにFIFO10に供給する。ここで、読み出しアドレスは、FIFO10内に残存している読み出し未了の入力データのうち最も古いものを指定している。この読み出しアドレスにより指定された入力データは、読み出し要求信号REによりFIFO10から読み出され、インタフェース300Aに供給される。
この方法では、位相差ΔSが適正値よりも大きい場合には、FIFOにおけるデータ入力速度を低下させるべく両者の差分に応じた絶対値を有する正の修正量を発生し、位相差ΔSが適正値よりも小さい場合には、FIFOにおけるデータ入力速度を上昇させるべく両者の差分に応じた絶対値を有する負の修正量を発生する。この方法は、簡易な回路により実現可能であるという利点がある。
この方法では、原則として、第1の方法のように、位相差ΔSから適正値を差し引いた値に応じた修正量ΔTを発生するが、例外として、以下の4つの場合には修正量ΔTとして「0」を発生する。
a.位相差ΔSが適正値を越えており、増加中である場合
b.位相差ΔSが適正値を下回っており、減少中である場合
c.位相差ΔSが増加状態から減少状態に転じた場合
d.位相差ΔSが減少状態から増加状態に転じた場合
この方法は、不要に位相差ΔSが適正値に向かおうとしているときにはデータ入力速度の修正が行われないため、必要以上にデータ入力速度の修正が行われて残存データ量が変動するのを防止することができるという利点がある。
この方法では、次のように修正量ΔTを発生する。
a.位相差ΔSが増加中であり、かつ、適正値を越えている場合または位相差ΔSが上限値である場合には、位相差ΔSと適正値との差分に応じた正の修正量ΔTを発生して、FIFO10におけるデータ入力速度を低下させる。
b.位相差ΔSが減少中であり、かつ、適正値を下回っている場合または位相差ΔSが下限値である場合には、位相差ΔSと適正値との差分に応じた負の修正量ΔTを発生して、データ入力速度を上昇させる。
c.上記aおよびb以外の場合には、修正量ΔTとして「0」を出力する。
この方法は、位相差ΔSが適正値から外れて発散しようとしている場合または完全に発散している場合に限り、データ入力速度の修正を行うので、不要な期間にデータ入力速度の修正を行うことがなく、位相差ΔSを速やかに適正値に収束させ、残存データ量の変動を低く抑えることができるという利点がある。
y←y+ΔT・・・・・(1)
ラッチ回路63は、初期設定が可能な構成となっている。このサンプリング周波数変換装置が動作を開始するとき、ラッチ回路63には、周波数制御情報の初期値yとして次式で示される値が設定される。
y=定数×(f1/(4・f2)) ・・・・・(2)
ここで、f1はサンプリング周波数変換前の第1のサンプリング周波数、f2はサンプリング周波数変換後の第2のサンプリング周波数である。
以上が伝送制御装置100Aの構成の詳細である。
このサンプリング周波数変換装置の動作が開始されるとき、初期設定動作が行われる。この初期設定動作では、伝送制御装置100A内のラッチ回路63に前掲式(2)により与えられる周波数制御情報の初期値yが書き込まれる。また、初期設定動作では、イネーブル信号発生回路75によってイネーブル信号ENがアサートされる。このため、ラッチ回路63に書き込まれた周波数制御情報yは、リミタ64および全加算器71を介してラッチ回路72に書き込まれ、このラッチ回路72に書き込まれた周波数制御情報yの整数部は、ダウンカウンタ74にプリセットされる。その後、ダウンカウンタ74では、メインクロックφに基づくダウンカウントが行われる。そして、ダウンカウンタ74のカウント値が「0」になると、イネーブル信号発生回路75によってイネーブル信号ENがアサートされる。この結果、メインクロックφがANDゲート73を介してラッチ回路72に供給され、その時点における全加算器71の出力データ、すなわち、周波数制御部60から出力される周波数制御情報とラッチ回路72の出力データの小数部との加算結果がラッチ回路72に書き込まれる。そして、ラッチ回路72の出力データの整数部はダウンカウンタ74にプリセットされる。このような動作が繰り返される結果、周波数制御情報に応じた平均的な時間密度でイネーブル信号ENが発生される。
図4は、この発明の第2実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。本実施形態では、伝送制御装置100Bの前段にインタフェース300Bが、後段に補間部200Bが設けられている。インタフェース300Bは、伝送制御装置100Bに対し、書き込み要求信号WRとともに第1のサンプリング周波数のデータDinを供給する。補間部200Bは、第1実施形態における補間部200Aと同様な構成を有する。この補間部200Bは、内蔵のシフトレジスタにFIFO10から取り込んだ過去一定個数のデータ列を保持し、上記第1実施形態と同様、ラッチ回路76から供給される補間比Δtに応じた補間用係数列をこのデータ列に畳み込み、この畳み込み演算の結果である出力データPkを、第2のサンプリング周波数を有する出力クロックCKoutに同期したタイミングで出力する。
Claims (4)
- 補間手段と、伝送制御手段とを具備し、
前記補間手段は、
第1のサンプリング周波数のデータを順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、
前記補間演算用入力データ保持手段に保持された補間演算用入力データ列を用いた補間演算により第2のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、
前記伝送制御手段は、
前記補間手段から出力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを出力する記憶手段と、
前記第1のサンプリング周波数の2の(m−j)乗倍(mは複数、j<m)の周波数であるメインクロックの周波数に同期してデータの書き込みを要求する書き込み要求信号に応じて、mビット(mは複数)からなる入力位相情報の最下位ビットをインクリメントすることにより当該入力位相情報を更新するとともに、前記入力位相情報における上位jビット(j<m)により表される当該入力位相情報の整数部が増加したときに、当該上位jビットからなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、
データの読み出しを要求する読み出し要求信号に応じて、整数を示すjビットからなる出力位相情報をインクリメントすることにより当該出力位相情報を更新するとともに、前記出力位相情報からなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、
前記出力位相情報に位相同期して前記入力位相情報が更新されるように前記入力位相情報の更新速度を制御する位相同期化手段と
を具備することを特徴とする伝送制御装置。 - 前記位相同期化手段は、
前記書き込み要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成する可変周波数発振手段と、
前記入力位相情報および出力位相情報の差分が適性値となるように、前記周波数制御情報を修正する周波数制御手段と
を具備することを特徴とする請求項1に記載の伝送制御装置。 - 補間手段と、伝送制御手段とを具備し、
前記補間手段は、
前記伝送制御手段を介して出力される第1のサンプリング周波数のデータを順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、
前記補間演算用入力データ保持手段に保持された補間演算用入力データ列を用いた補間演算により第2のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、
前記伝送制御手段は、
入力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを前記補間手段に出力する記憶手段と、
データの書き込みを要求する書き込み要求信号に応じて、整数を示すjビット(jは整数)からなる入力位相情報をインクリメントすることにより当該入力位相情報を更新するとともに、前記入力位相情報からなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、
前記第2のサンプリング周波数の2の(m−j)乗倍(mは複数、j<m)の周波数であるメインクロックの周波数に同期してデータの読み出しを要求する読み出し要求信号に応じて、mビット(mは複数)からなる出力位相情報の最下位ビットをインクリメントすることにより当該出力位相情報を更新するとともに、前記出力位相情報における上位jビット(j<m)により表される当該出力位相情報の整数部が増加したときに、当該上位jビットからなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、
前記入力位相情報に位相同期して前記出力位相情報が更新されるように前記出力位相情報の更新速度を制御する位相同期化手段と
を具備することを特徴とする伝送制御装置。 - 前記位相同期化手段は、
前記読み出し要求信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成する可変周波数発振手段と、
前記入力位相情報および出力位相情報の差分が適性値となるように、前記周波数制御情報を修正する周波数制御手段と
を具備することを特徴とする請求項3に記載の伝送制御装置。
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