JP2003091923A

JP2003091923A - 再標本化アドレスジェネレータ回路

Info

Publication number: JP2003091923A
Application number: JP2001283770A
Authority: JP
Inventors: Nobuyuki Yasuda; 安田　　信行
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-09-18
Filing date: 2001-09-18
Publication date: 2003-03-28
Also published as: US20030079106A1; US6941445B2

Abstract

(57)【要約】【課題】適切な読み出しアドレスを形成できる再標本
化アドレスジェネレータ回路を提供する。【解決手段】入出力クロックの周期が安定していない
ときには、再標本化周期アドレスレジスタ２３の周期デ
ータを更新するとともに、レジスタ２３の出力を累積加
算回路２４に供給して読み出しアドレスを形成する。入
出力クロックの周期が安定しているときであって、自分
自身あるいは外部からの命令を受信したときには、レジ
スタ２３の周期データの更新を停止するとともに、その
レジスタ出力を累積加算回路２４に供給して読み出しア
ドレスを形成する。レジスタ２３の周期データの更新が
停止しているときであって、位相差検出回路３１が、書
き込みアドレスと読み出しアドレスとの位相差が所定の
許容範囲を越えたことを示したときには、補正データに
よりレジスタ２３を更新するとともに、レジスタ出力を
累積加算回路２４に供給して読み出しアドレスを形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、再標本化アドレ
スジェネレータ回路に関する。

【０００２】

【従来の技術】デジタルオーディオデータにおける標本
化周波数は、ＤＡＴやＢＳ放送では48ｋHzおよび32ｋHz
とされ、ＣＤ（ＣＤ−ＲおよびＣＤ−ＲＷを含む）やＭ
Ｄでは44.1ｋHzとされている。したがって、例えば、Ｄ
ＡＴやＢＳ放送により得たデジタルオーディオデータを
ＣＤ−ＲやＭＤに記録する場合には、標本化周波数を4
4.1ｋHzに変換する必要がある。逆に、ＣＤやＭＤから
得たデジタルオーディオデータをＤＡＴに記録する場合
には、標本化周波数を48ｋHzに変換する必要がある。

【０００３】図１０は、入力データ（標本化周波数の変
換前のデジタルオーディオデータ）Ｄiと、出力データ
（変換後のデジタルオーディオデータ）Ｄoとの時間軸
上における関係を示す。なお、以下の説明においては、Ｔsi：入力データＤiの周期Ｔso：出力データＤoの周期ｆsi：入力データＤiの標本化周波数。ｆsi＝１／Ｔsi ｆso：出力データＤoの標本化周波数。ｆso＝１／Ｔso とする。また、図１０においては、Ｔsi＞Ｔsoの場合で
あり、例えば、Ｔsi＝１／44.1ｋHz Ｔso＝１／48ｋHz である。

【０００４】したがって、標本化周波数を変換する場合
には、例えば図１１に示すように、入力データＤiをそ
の周期Ｔsiでリングバッファに書き込むとともに、その
入力データＤiから出力データＤoの時点ごとに補間デー
タを作製し、その補間データを出力データＤoとして取
り出すことになる。

【０００５】図１２は、標本化周波数の変換方法の一例
を示すもので、この例においては、標本化周波数を44.1
ｋHzから48ｋHzに変換する場合である。そして、図１２
Ａにおいて、×印は入力データＤiの各サンプルを示
し、これは１／44.1ｋHzの周期で存在する。また、○印
は出力データＤoのサンプルの１つを代表して示す。な
お、このデータＤoの時点（再標本化点）は出力クロッ
クにより決定される。

【０００６】そして、図１２Ｂに示すように、入力デー
タＤiがオーバーサンプリングされて８倍の標本化周波
数のデータＤbとされる。なお、△印は、そのオーバー
サンプリングにより形成された補間データを示す。ま
た、このオーバーサンプリングは、入力データＤiの数
十サンプルを用いることにより滑らかに行われる。

【０００７】続いて、図１２Ｃに示すように、データＤ
bが64倍の標本化周波数のデータＤcにオーバーサンプリ
ングされる。なお、□印は、そのオーバーサンプリング
により形成された補間データを示す。このオーバーサン
プリングも、データＤbの数十サンプルを用いることに
より滑らかに行われる。また、このとき、データＤc
は、もとの入力データＤiの512倍（＝８倍×64倍）の標
本化周波数である。

【０００８】そして、図１２Ｃ、Ｄに示すように、デー
タＤcのうち、出力データＤoの時点ｔnに隣接する前後
の時点ｔ1、ｔ2のデータＤ1、Ｄ2から、直線補間により
出力データＤoが形成される。なお、図１２Ｃ、Ｄの説
明から明かなように、データＤcは、そのすべてのサン
プルを形成する必要はなく、データＤcとして、データ
Ｄ1、Ｄ2だけを形成すればよい。

【０００９】また、直線補間によりデータＤoを形成す
るとき、再標本化点（データＤoの時点）ｔnが必要な時
間精度に収まっていれば、問題はない。例えば、データ
Ｄ1とデータＤ2との時間間隔を4096の期間に区切り、そ
の期間の境界点（時点）のうち、再標本化点ｔnに最も
近い時点に、データＤoを得ればよいことになる。すな
わち、入力データＤiの標本化周波数が44.1ｋHzとすれ
ば、その512倍の標本化周波数のデータＤc（Ｄ1、Ｄ2）
について、その１周期の期間を4096の期間に分割する
と、その期間は約11psec（≒１／（44.1ｋHz×512×409
6））であるから、再標本化時点ｔnの誤差は11psec以下
となり、十分な精度である。

【００１０】こうして、図１２の変換方法においては、
標本化周波数を変換しても、そのデータＤoの値および
時点を十分な精度とすることができる。

【００１１】また、時点ｔ1、ｔ2は入力側のクロックに
より決まるが、出力データＤoを得る時点ｔnは出力側の
クロックにより決まり、入力側のクロックに関係しない
ので、入力標本化周波数（入力データＤiの標本化周波
数）と出力標本化周波数（出力データＤoの標本化周波
数）との関係に制約を受けることがない。したがって、
標本化周波数の変換回路をいわゆる非同期型とすること
ができる。

【００１２】図１３は、上述した変換方法を実現する変
換回路の一例を示す。すなわち、入力データＤiが８倍
生成フィルタ１１に供給されて８倍の標本化周波数のデ
ータＤbが生成され、このデータＤbが、入力側のクロッ
クＣiに同期してバッファメモリ１２に順に書き込まれ
るとともに、出力側のクロックＣoに同期して読み出さ
れる。この場合、バッファメモリ１２は、データＤbを
一時的に保管するとともに、入力データＤiおよび出力
データＤoの標本化周波数の違いを吸収するために使用
されるものであり、リングバッファの構成とされてい
る。

【００１３】そして、バッファメモリ１２から読み出さ
れたデータＤbが、ＦＩＲフィルタにより構成されたオ
ーバーサンプリングフィルタ１３に供給されてデータＤ
c（データＤ1、Ｄ2）が形成され、このデータＤcが補間
回路１４に供給されてデータＤ1、Ｄ2に対して直線補間
が行われて出力データＤoが形成され、このデータＤoが
取り出される。

【００１４】この場合、例えば図１２Ｄに示すように、
時点ｔ1から時点ｔnまでの長さを値ａ1とし、時点ｔnか
ら時点ｔ2までの長さを値ａ2とすれば、直線補間による
出力データＤoは、Ｄo＝ａ1／（ａ1＋ａ2）・Ｄ2＋ａ2／（ａ1＋ａ2）・Ｄ
1 となる。なお、値ａ1、ａ2は、入力クロックＣiに同期
し、かつ、データＤcの4096倍の周波数のクロックをカ
ウントすることにより得ることができる。

【００１５】このため、図１３の変換回路には、アドレ
ス形成回路２０が設けられ、このアドレス形成回路２０
において、入力クロックＣiから、これに同期した書き
込みアドレス信号Ａwが形成されてバッファメモリ１２
に供給される。さらに、アドレス形成回路２０におい
て、上記のように、入力クロックＣiおよび出力クロッ
クＣoから、出力クロックＣoに同期した読み出しアドレ
ス信号Ａrが形成され、この信号Ａrがバッファメモリ１
２、オーバーサンプリングフィルタ１３および補間回路
１４に供給される。

【００１６】

【発明が解決しようとする課題】ところで、アドレス形
成回路２０において、読み出しアドレス信号Ａr、すな
わち、再標本化点のアドレスを形成する方法として、クロックＣiの周期を単位としてクロックＣoの周期
を計測し、この計測値を使って再標本化点のアドレスを
得る方法。クロックＣiと、クロックＣoとの周期の差をフィー
ドバックして再標本化点のアドレスを得る方法。ＰＬＬ
法。が知られている。

【００１７】そして、の方法の場合、標本化周波数が
例えばｆsi＝44.1ｋHz、ｆso＝48ｋHzとすると、となり、クロックＣi、Ｃoをそのまま使用してクロック
Ｃoの周期Ｔsoを計測したのでは、クロックＣoの周期Ｔ
soを正しく計測することはできない。

【００１８】そこで、実際には、例えば図１４に示すよ
うに、長時間、例えば約1.4秒間（＝Ｔso×65536）にわ
たって入力クロックＣiを計数することにより、出力ク
ロックＣoの65536周期の長さを計測し、この計測値から
再標本化点のアドレスの周期を求め、この周期を累積加
算して再標本化点のアドレスを形成する。

【００１９】さらに、の方法の場合には、例えば図１
５に示すように、書き込みアドレスと読み出しアドレス
とのアドレス差を積分して再標本化点のアドレスの周期
を求め、この周期を累積加算するとともに、その出力を
フィードバックして、再標本化点のアドレスを形成す
る。

【００２０】ところが、の方法は、計測時間が有限な
とき、精度の向上に限界がある。また、精度を向上させ
るために計測時間を長くすると、計測値と実時間とのず
れが増大し、瞬時的な精度が低下するという矛盾があ
る。

【００２１】さらに、の方法は、書き込みアドレスと
読み出しアドレスとのアドレス差に比例するフィードバ
ック制御なので、そのような制御系が本質的に持つ性
質、すなわち、・誤差をもとに制御が成り立つ。・制御系の時間位相遅れにより過渡応答特性を生じる。・デジタルフィルタなどにより伝達系の改善をしても、
残留ジッターや聴覚的に不自然なトランジェント変動が
発生し、音質に悪影響を及ぼす。などが問題となってし
まう。

【００２２】この発明は、以上のような問題点を解決し
ようとするものである。

【００２３】

【課題を解決するための手段】この発明においては、例
えば、標本化周波数変換回路におけるバッファメモリの
書き込みアドレスおよび読み出しアドレスを形成する再
標本化アドレスジェネレータ回路において、入力クロッ
クおよび出力クロックにしたがって、上記読み出しアド
レスの周期を示す周期データを形成する再標本化周期ア
ドレスジェネレータ回路と、上記周期データを補正して
その補正データを形成する回路と、上記周期データと、
上記補正データとを選択的に取り出すセレクタと、この
セレクタの出力をいったん保持する再標本化周期アドレ
スレジスタと、この再標本化周期アドレスレジスタの出
力を累積加算して上記読み出しアドレスを形成する累積
加算回路と、上記入力クロックおよび上記出力クロック
の周期が安定しているかどうかを検出する周期検出回路
と、上記書き込みアドレスと上記読み出しアドレスとの
位相差を検出する位相差検出回路とを有し、上記周期検
出回路の検出出力が、上記入力クロックおよび上記出力
クロックの周期が安定していることを示していないとき
には、上記周期データを上記セレクタを通じて上記再標
本化周期アドレスレジスタにロードしてこの再標本化周
期アドレスレジスタに保持されているデータの値を更新
するとともに、この再標本化周期アドレスレジスタの出
力を上記累積加算回路に供給して上記読み出しアドレス
を形成し、上記周期検出回路の検出出力が、上記入力ク
ロックおよび上記出力クロックの周期が安定しているこ
とを示しているときであって、自分自身あるいは外部か
らの命令を受信したときには、上記再標本化周期アドレ
スレジスタに保持されているデータの更新を停止すると
ともに、この再標本化周期アドレスレジスタの出力を上
記累積加算回路に供給して上記読み出しアドレスを形成
し、上記再標本化周期アドレスレジスタに保持されてい
るデータの更新が停止しているときであって、上記位相
差検出回路の検出出力が、上記書き込みアドレスと上記
読み出しアドレスとの位相差が所定の許容範囲を越えた
ことを示したときには、上記補正データを上記セレクタ
を通じて上記再標本化周期アドレスレジスタにロードし
てこの再標本化周期アドレスレジスタの保持されている
データの値を更新するとともに、この再標本化周期アド
レスレジスタの出力を上記累積加算回路に供給して上記
読み出しアドレスを形成するようにした再標本化アドレ
スジェネレータ回路とするものである。したがって、入
力クロックおよび出力クロックが安定しているときに
は、一定の周期の読み出しアドレスが形成され、書き込
みアドレスと読み出しアドレスとに位相差を生じると、
補正される。

【００２４】

【発明の実施の形態】この発明は、標本化周波数ｆsi、
ｆsoの周波数比ｆr（＝ｆso／ｆsi）が安定している期
間には、あるいはの方法により再標本化点のアドレ
スの周期を得るが、所定の動作モード（以下、この動作
モードを「アドバンストモード」と呼ぶ）が設定された
のちは、その周期を更新しないで保持し、あるいは
の方法における分解能以下の誤差により生じる再標本化
点のアドレスの周期アドレスの変動をなくすものであ
る。

【００２５】ただし、そのような構成だけでは、真のア
ドレスの周期との誤差により、データバッファの書込み
アドレスと読み出しアドレスとの位相差が、許容範囲か
ら次第にはずれてしまう。

【００２６】そこで、この発明においては、さらに、書
き込みアドレスおよび読み出しアドレスを周期的に取り
出し、過去と現在とのアドレスの位相差の情報を得るこ
とにより、その後の位相差の変動を予測し、この予測に
したがって再標本化点のアドレスの周期を補正し、その
結果、書き込みアドレスと読み出しアドレスとの位相差
を許容範囲に収めるものである。

【００２７】図１は、この発明による再標本化アドレス
ジェネレータ回路２０の一例を示し、このジェネレータ
回路２０は、再標本化周期アドレスジェネレータ回路２
１を有する。この再標本化周期アドレスジェネレータ回
路２１は、上記の方法により再標本化点のアドレスの
周期データＤPを形成するとともに、クロックＣi、Ｃo
の周期Ｔsi、Ｔsoが安定しているかどうかを示す高速変
化フラグＦDを形成するものである。なお、高速変化フ
ラグＦDは、クロックＣi、Ｃoの周期Ｔsi、Ｔsoの両方
が安定しているときに“Ｌ”となり、どちらか一方でも
安定していないときには“Ｈ”となるものである。

【００２８】そして、再標本化周期アドレスジェネレー
タ回路２１からの周期データＤPが、後述するように制
御されるセレクタ２２を通じて再標本化周期アドレスレ
ジスタ２３にいったんロードされる。そして、このロー
ドされた周期データＤPが、再標本化周期アドレスレジ
スタ２３から周期データＤGとして取り出され、この周
期データＤGが累積加算回路２４に供給される。

【００２９】また、出力クロックＣoが出力周期生成回
路２５に供給されてクロックＣoの例えば65536倍の周期
のパルスが形成され、このパルスが累積加算回路２４に
供給される。こうして、累積加算回路２４において、読
み出しアドレス信号Ａrが形成される。また、このと
き、入力クロックＣiが計数回路２６に供給されて書き
込みアドレス信号Ａwが形成される。

【００３０】そして、この場合、マイクロコンピュータ
４０において、アドバンスト制御指令信号ＳJが形成さ
れる。このアドバンスト制御指令信号ＳJは、通常モー
ドでは“Ｌ”であり、アドバンストモードのとき“Ｈ”
となる指令信号である。したがって、通常モードではＳ
J＝“Ｌ”なので、アンド回路２７の出力は“Ｌ”であ
るとともに、この出力がセレクタ２２に制御信号として
供給され、再標本化周期アドレスジェネレータ回路２１
からの周期データＤPがセレクタ２２を通じて再標本化
周期アドレスレジスタ２３に供給される。

【００３１】また、アドバンスト制御指令信号ＳJがゲ
ート回路２８に制御信号として供給され、ゲート回路２
８はＳJ＝“Ｌ”のときには入力信号を通過させる状態
とされ、この結果、出力周期生成回路２５の出力がゲー
ト回路２８を通じ、さらに、オア回路２９を通じて再標
本化周期アドレスレジスタ２３にロードパルスとして供
給される。したがって、セレクタ２２の出力、すなわ
ち、今の場合、再標本化周期アドレスジェネレータ回路
２１からの周期データＤPが、上記のように再標本化周
期アドレスレジスタ２３にロードされる。こうして、通
常モードの読み出しアドレス信号Ａrが形成される。

【００３２】しかし、クロックＣi、Ｃoの周波数比ｆr
が安定しているとき（このとき、高速変化フラグＦDは
“Ｌ”である）、アドバンストモードが設定されると、
すなわち、マイクロコンピュータ４０によりアドバンス
ト制御命令信号ＳJが“Ｈ”になると、それまでゲート
回路２８を通じて再標本化周期アドレスレジスタ２３に
供給されていたロードパルスが、ゲート回路２８におい
て阻止されるようになるので、以後、再標本化周期アド
レスレジスタ２３からの周期データＤGは更新されなく
なる。したがって、以後、再標本化点のアドレスの周期
に、再標本化周期アドレスジェネレータ回路２１および
その出力データＤPの分解能に起因する変動を生じるこ
とがなくなる。

【００３３】ただし、そのような状態が続くと、書き込
みアドレスＡwと読み出しアドレスＡrとの位相差が、許
容範囲から次第にはずれてしまうので、これを防ぐた
め、さらに、次のように構成される。

【００３４】すなわち、読み書きアドレス位相差検出回
路３１において、アドレス信号Ａw、Ａrから書き込みア
ドレスと読み出しアドレスの位相差が検出され、この位
相差の位相差データＤHがマイクロコンピュータ４０に
より所定の周期で読み取られて再標本化点周期補正命令
信号ＳIが形成される。この場合、再標本化点周期補正
命令信号ＳIは、位相差データＤHの示す位相差が所定の
許容範囲から増加方向に外れたとき、値「−１」とな
り、その位相差が所定の許容範囲から減少方向に外れた
とき、値「＋１」となる信号である。

【００３５】そして、この再標本化点周期補正命令信号
ＳIが加減算回路３２に供給されるとともに、再標本化
周期アドレスレジスタ２３からの周期データＤGが加減
算回路３２に供給される。したがって、加減算回路３２
からは、位相差データＤHの示す位相差が増加方向に外
れたときには、周期データＤGよりも「１」だけ小さい
値に補正され、減少方向に外れたときには、「１」だけ
大きい値に補正された周期データＤFが出力される。そ
して、この周期データＤFが、セレクタ２２に供給され
る。

【００３６】また、このとき、アドバンストモードであ
って、ＳJ＝“Ｈ”、ＦD＝“Ｌ”なので、アンド回路２
７の出力によりセレクタ２２は加減算回路３２からの周
期データＤFを出力する状態になる。さらに、再標本化
点周期補正命令信号ＳIがパルス化回路３３に供給さ
れ、再標本化点周期補正命令信号ＳIが、それまでの値
から「＋１」あるいは「−１」に変化したとき、これを
示すパルスＰEが形成され、このパルスＰEがオア回路２
９を通じて再標本化周期アドレスレジスタ２３にロード
パルスとして供給される。

【００３７】したがって、書き込みアドレスＡwと読み
出しアドレスＡrとの位相差が許容範囲から外れたとき
には、再標本化周期アドレスレジスタ２３から出力され
る周期データＤGは、パルスＰEごとに「１」ずつ大き
く、あるいは小さくされるとともに、この周期データＤ
Gが加減算回路３５にフィードバックされるので、周期
データＤGはパルスＰEごとに正しい値へと収束していく
ことになり、その結果、書き込みアドレスＡwと読み出
しアドレスＷrとの位相差は０へと収束していく。

【００３８】以上のようにして、アドバンストモードで
は、読み出しアドレス信号Ａrが高い精度で形成される
とともに、書き込みアドレスと読み出しアドレスとの位
相差は所定の許容範囲に収められる。

【００３９】こうして、図１の再標本化アドレスジェネ
レータ回路２０によれば、書き込みアドレスＡwと読み
出しアドレスＡrとの位相差が許容範囲で安定している
ときには、再標本化のアドレスの周期に変動を生じるこ
とがなく、適切な再標本化を実現できる。また、位相差
が許容範囲を越えたときには、その位相差が補正される
ので、常に精度の高い読み出しアドレスＡrを得ること
ができる。しかも、非同期型の標本化周波数変換回路に
適用することができる。

【００４０】図２は、上述した再標本化アドレスジェネ
レータ回路２０がアドバンストモードに入るまでの動作
の一例を示すフローチャートである。すなわち、電源、
入力データＤi、入力クロックＣiおよび出力クロックＣ
oが、再標本化アドレスジェネレータ回路２０に供給さ
れると、その動作がスタートし（ステップ１０１）、次
に各回路が初期化され（ステップ１０２）、その後、電
源、入力データＤi、入力クロックＣiおよび出力クロッ
クＣoが、所定の条件を満たすようになるまで待機する
（ステップ１０３）。

【００４１】そして、条件が満たされると、の方法に
より再標本化のアドレスを形成する状態、すなわち、通
常モードに入る（ステップ１０４）とともに、この通常
モードにおいては、クロックＣi、Ｃoが安定であるか、
およびアドバンストモードが設定されたかどうかがチェ
ックされている（ステップ１０５）。こうして、定常時
は、通常モードで再標本化点のアドレスが形成されてい
る。

【００４２】しかし、アドバンストモードが設定される
と（ステップ１０６）、このとき、クロックＣi、Ｃoが
安定であれば、アドバンストモードに入る（ステップ１
０７）。

【００４３】図３は、アドバンストモードにおける書き
込みアドレスＡwと読み出しアドレスＡrとの位相差を補
正する処理ルーチンの一例を示す。この補正処理ルーチ
ンは、タイマ割り込みにより周期的に実行されるもの
で、割り込みがかかると、この補正処理ルーチンがスタ
ートし（ステップ１１１）、次に再標本化周期アドレス
レジスタ２３の周期データＤGおよび読み書きアドレス
位相差検出回路３１の検出した位相差データＤHが読み
出され（ステップ１１２）、書き込みアドレスＡwと読
み出しアドレスＡrとの位相差の大きさがチェックされ
る（ステップ１１３、１１４）。

【００４４】そして、その位相差がある設定した範囲
（この補正処理ルーチンによって補正可能な位相差の範
囲）のときには、処理は何も実行されずにこの補正ルー
チンを終了するが（ステップ１１５）、設定した範囲を
越えたときには、例えば図４に示すようなあらかじめ想
定しておいた位相差の収束特性との差が減少するよう
に、再標本化点周期補正命令信号ＳIが出力されて周期
データＤFが補正される（ステップ１１６）。

【００４５】このような補正処理を定期的に実行するこ
とにより、オーバーシュートをほとんど伴わずに安定に
アドレスの位相差を制御することができる。

【００４６】図５は、変動適応型に構成された再標本化
周期アドレスジェネレータ回路２１の一例を示す。すな
わち、出力周期生成回路２１１により出力クロックＣo
の例えば65536倍の期間（＝65536×Ｔso）を示す信号が
形成されるとともに、計数回路２１２において、出力ク
ロックＣoの65536周期の期間の長さが入力クロックＣi
の周期を単位として計数される。そして、その計数出力
がセレクタ２１５に一方の入力として供給されるととも
に、その計数出力が移動平均加算回路２１３および移動
平均レジスタ２１４により移動平均されてからセレクタ
２１５に他方の入力として供給される。

【００４７】また、周期変化検出回路２１６によりクロ
ックＣi、Ｃoの周期の変化が検出され、その検出出力が
セレクタ２１５に制御信号として供給され、動作初期な
どであってクロックＣi、Ｃoの少なくとも一方の周期が
安定していないときには、計数回路２１２の計数出力が
周期データＤPとして取り出され、通常の動作時であっ
てクロックＣi、Ｃoの両方の周期が安定しているときに
は、移動平均加算回路２１３からの移動平均出力が周期
データＤPとして取り出される。また、このとき、周期
変化検出回路２１６の検出出力が高速変化フラグＦDと
して取り出される。

【００４８】したがって、動作初期などであってクロッ
クＣi、Ｃoの周期が安定していないときには、短時間の
計数値により即応性を得ることができ、通常の動作時で
あってクロックＣi、Ｃoの周期が安定しているときに
は、長時間の計数値の移動平均により精度を向上させる
ことができる。

【００４９】図６は、マイクロコンピュータ４０の機能
および動作をハードウェアロジック回路により実現した
場合であり、図７はその補正処理の内容を示すフローチ
ャートである。

【００５０】そして、図６および図７において、標本化
周波数変換回路（図示せず）から受信レジスタ４１に、
リングバッファ１２（図１３参照）の書き込みアドレス
と読み出しアドレスとのアドレス差の直列データが取り
込まれて（ステップ１２１）並列データとされる。

【００５１】次に、このアドレス差のデータが、レジス
タ４２、加算回路４３およびレジスタ４４により、短周
期イネーブル信号の周期（例えば、出力クロックＣoの5
12周期≒11msec周期）で、例えば４周期分ずつ加算され
て平均化される（ステップ１２２）。こうして、アドレ
ス差のデータは、その分解能による微少変動が除去され
て精度が高められる。

【００５２】そして、この平均化されたアドレス差のデ
ータが、レジスタ４５および長周期イネーブル信号によ
り取り出され、このデータが比較回路４６により180゜
を基準とした位相差の絶対値が取り出される（ステップ
１２３）とともに、その極性が検出される（ステップ１
２４）。

【００５３】さらに、レジスタ５１と長周期イネーブル
信号とにより、リングバッファ１２の１周期（例えば、
出力クロックＣoの65536周期≒1.4秒周期）前の平均の
アドレス差のデータが取り出され（ステップ１３１）、
このデータと、レジスタ４５からのデータとが減算回路
５２に供給されてアドレス差の変化分が取り出される
（ステップ１３２、ステップ１３３）。

【００５４】そして、この変化分の増減方向が比較回路
５３により検出され（ステップ１３４）、この検出出力
と、比較回路４６の出力（位相極性および絶対値）とが
判定回路５４に供給されて（ステップ１３５、１３６）
アドレス差の補正の実行・非実行を示すデータが取り出
され、このデータが送信レジスタ５５に供給される。ま
た、比較回路４６の出力がアドレス差の補正方向を示す
データとして送信レジスタ５５に供給される（ステップ
１３７、１３８）。そして、この送信レジスタ５５に供
給されたデータは、直列データに変換されて標本化周波
数変換回路へ送出される。

【００５５】以上の処理を繰り返すことにより標本化周
波数変換回路は、安定な再標本化処理を実現することが
できる。なお、図７に示す補正処理フローをマイクロコ
ンピュータにより実行すれば、まったく同様の機能およ
び動作を実現することができる。

【００５６】図８および図９は、再標本化アドレスジェ
ネレータ回路２０の他の例を示す。そして、図８に示す
例においては、図５に示す変動適応型の再標本化周期ア
ドレスジェネレータ回路２１からのデータＤPと出力周
期生成回路２１１の出力とが累積加算回路２４に供給さ
れて読み出しアドレスＡrが形成される。

【００５７】また、図９に示す例においては、再標本化
アドレスジェネレータ回路２０をのフィードバック方
式に構成した場合であり、再標本化周期アドレスレジス
タ２３からの周期データＤGが加減算回路３２に供給さ
れるとともに、読み書きアドレス位相差検出回路３１か
らの位相差データＤHが再標本化周期アドレス形成回路
３４に供給されて再標本化周期補正再標本化点周期補正
命令信号ＳIが加減算回路３２に供給され、その加減算
出力がデジタルローパスフィルタ３５を通じて再標本化
周期アドレスレジスタ２３に供給される。

【００５８】〔この明細書で使用している略語の一覧〕ＢＳ：Broadcasting Satellite ＣＤ：Compact Disc ＣＤ−Ｒ：CD Recordable ＣＤ−ＲＷ：CD ReWritable ＤＡＴ：Digital Audio Tape (recorder) ＭＤ：Mini Disc ＰＬＬ：Phase Locked Loop

【００５９】

【発明の効果】この発明によれば、書き込みアドレスと
読み出しアドレスとの位相差が許容範囲で安定している
ときには、再標本化のアドレスの周期に変動を生じるこ
とがなく、適切な再標本化を実現できる。また、位相差
が許容範囲を越えたときには、その位相差が補正される
ので、常に精度の高い読み出しアドレスを得ることがで
きる。しかも、非同期型の標本化周波数変換回路に適用
することができる。

【図面の簡単な説明】

【図１】この発明の一形態を示す系統図である。

【図２】図１の回路の動作を示すフローチャートであ
る。

【図３】図１の回路の動作を示すフローチャートであ
る。

【図４】図１の回路の動作を示す特性図である。

【図５】図１の回路の一部を示す系統図である。

【図６】図１の回路の要部を示す系統図である。

【図７】図６の回路の動作を示すフローチャートであ
る。

【図８】この発明の他の形態の概要を示す系統図であ
る。

【図９】この発明の他の形態を示す系統図である。

【図１０】標本化周波数を説明するための図である。

【図１１】標本化周波数の変換方法を説明するための図
である。

【図１２】標本化周波数の変換方法を説明するための図
である。

【図１３】再標本化周波数変換回路の一例を示す系統図
である。

【図１４】再標本化アドレスの形成回路の一例を示す系
統図である。

【図１５】再標本化アドレスの形成回路の他の例を示す
系統図である。

【符号の説明】

２０…再標本化アドレスジェネレータ回路、２１…再標
本化周期アドレスジェネレータ回路、２２…セレクタ、
２３…再標本化周期アドレスレジスタ、２４…累積加算
回路、２５…出力周期生成回路、２６…計数回路、２７
…アンド回路、２８…ゲート回路、２９…オア回路、３
１…読み書きアドレス位相差検出回路、３２…加減算回
路、３３…パルス化回路、３４…再標本化周期アドレス
形成回路、３５…デジタルローパスフィルタ、４０…マ
イクロコンピュータ、２１１…出力周期生成回路、２１
２…計数回路、２１３…移動平均加算回路、２１４…移
動平均レジスタ、２１５…セレクタ、２１６…周期変化
検出回路

Claims

【特許請求の範囲】

【請求項１】標本化周波数変換回路におけるバッファメ
モリの書き込みアドレスおよび読み出しアドレスを形成
する再標本化アドレスジェネレータ回路において、入力クロックおよび出力クロックにしたがって、上記読
み出しアドレスの周期を示す周期データを形成する再標
本化周期アドレスジェネレータ回路と、上記周期データを補正してその補正データを形成する回
路と、上記周期データと、上記補正データとを選択的に取り出
すセレクタと、このセレクタの出力をいったん保持する再標本化周期ア
ドレスレジスタと、この再標本化周期アドレスレジスタの出力を累積加算し
て上記読み出しアドレスを形成する累積加算回路と、上記入力クロックおよび上記出力クロックの周期が安定
しているかどうかを検出する周期検出回路と、上記書き込みアドレスと上記読み出しアドレスとの位相
差を検出する位相差検出回路とを有し、上記周期検出回路の検出出力が、上記入力クロックおよ
び上記出力クロックの周期が安定していることを示して
いないときには、上記周期データを上記セレクタを通じ
て上記再標本化周期アドレスレジスタにロードしてこの
再標本化周期アドレスレジスタに保持されているデータ
の値を更新するとともに、この再標本化周期アドレスレジスタの出力を上記累積加
算回路に供給して上記読み出しアドレスを形成し、上記周期検出回路の検出出力が、上記入力クロックおよ
び上記出力クロックの周期が安定していることを示して
いるときであって、自分自身あるいは外部からの命令を
受信したときには、上記再標本化周期アドレスレジスタ
に保持されているデータの更新を停止するとともに、この再標本化周期アドレスレジスタの出力を上記累積加
算回路に供給して上記読み出しアドレスを形成し、上記再標本化周期アドレスレジスタに保持されているデ
ータの更新が停止しているときであって、上記位相差検
出回路の検出出力が、上記書き込みアドレスと上記読み
出しアドレスとの位相差が所定の許容範囲を越えたこと
を示したときには、上記補正データを上記セレクタを通
じて上記再標本化周期アドレスレジスタにロードしてこ
の再標本化周期アドレスレジスタの保持されているデー
タの値を更新するとともに、この再標本化周期アドレスレジスタの出力を上記累積加
算回路に供給して上記読み出しアドレスを形成するよう
にした再標本化アドレスジェネレータ回路。
【請求項２】請求項１に記載の再標本化アドレスジェネ
レータ回路において、上記再標本化周期アドレスジェネレータ回路は、上記出力クロックの周期を上記入力クロックを単位とし
て計測する計数回路と、この計数回路の計数出力の移動平均を出力する回路と、上記計数出力と上記移動平均とを選択的に取り出す別の
セレクタとを有し、上記周期検出回路の検出出力が、上記入力クロックおよ
び出力クロックの周期が安定していることを示していな
いときには、上記計数出力を上記別のセレクタを通じて
上記周期データとして出力し、上記周期検出回路の検出出力が、上記入力クロックおよ
び出力クロックの周期が安定していることを示している
ときには、上記移動平均を上記別のセレクタを通じて上
記周期データとして出力するようにした再標本化アドレ
スジェネレータ回路。
【請求項３】標本化周波数変換回路におけるバッファメ
モリの書き込みアドレスおよび読み出しアドレスを形成
する再標本化アドレスジェネレータ回路において、上記読み出しアドレスの周期を示す周期データを、補正
データを加算あるいは減算して補正する加減算回路と、この加減算回路により補正された上記周期データをいっ
たん保持して上記回路にフィードバックする再標本化周
期アドレスレジスタと、この再標本化周期アドレスレジスタにより保持された上
記周期データを累積加算して上記読み出しアドレスを形
成する累積加算回路と、上記書き込みアドレスと上記読み出しアドレスとの位相
差を検出する位相差検出回路と、この検出回路の検出出力により上記補正データを形成す
る回路とを有するようにした再標本化アドレスジェネレ
ータ回路。