JP5749547B2 - 電子装置およびその制御方法 - Google Patents

Description

本発明は電子装置およびその制御方法に関し、例えば、複数の入力データを用い出力データを生成する電子装置およびその制御方法に関する。

複数の入力データを用い相関処理を行なうことにより出力データを生成する電子装置が知られている。例えば、２つのデータ内のタイムスタンプを読み取り、２つのデータ間の遅延が遅延追尾能力の範囲に収まるかを判定する電子装置が知られている（例えば、特許文献１）。また、測定開始信号により測定を開始し、かつタイマーを起動させる。測定信号パターンの検出前にタイムアップした場合、以上を検出する電子装置が知られている（例えば、特許文献２）

特開２００４−２６５３０２号公報 特開平７−１９８８７４号公報

複数の入力データを用い相関処理を行なう電子装置においては、複数の入力データのうち１つの入力データが入力されない場合、出力データが出力されない。例えば、１または複数の入力データの入力タイミングが遅い場合、入力データが入力されず、出力データが出力されなくなる場合がある。

本電子装置およびその制御方法は、安定した出力を得ることを目的とする。

例えば、出力部から同期信号に同期して出力された複数の第１データがそれぞれアドレス順に入力し前記アドレス順に出力される複数のバッファと、前記複数のバッファから前記複数の第１データを出力させるトリガ信号を、前記同期信号を遅延時間遅延させることにより生成し、前記複数のバッファに出力するトリガ部と、前記トリガ信号が前記複数のバッファに入力した時点における前記複数のバッファのライトアドレス値を検出し、前記ライトアドレス値に基づき前記遅延時間を調整する調整部と、前記複数のバッファから出力された前記複数の第１データのうち少なくとも２つの第１データを処理し第２データを生成する処理部と、を具備することを特徴とする電子装置を用いる。

例えば、出力部から同期信号に同期して出力された複数の第１データがそれぞれアドレス順に入力し前記アドレス順に出力される複数のバッファから前記複数の第１データを出力させるトリガ信号を、前記同期信号を遅延時間遅延させることにより生成し、前記複数のバッファに出力するステップと、前記トリガ信号が前記複数のバッファに入力した時点における前記複数のバッファのライトアドレス値を検出し、前記ライトアドレス値に基づき前記遅延時間を調整するステップと、前記複数のバッファから出力された前記複数の第１データのうち少なくとも２つの第１データを用い第２データを生成するステップと、を含むことを特徴とする電子装置の制御方法を用いる。

本電子装置およびその制御方法によれば、安定した出力を得ることができる。

図１は、実施例１に係る電子装置のブロック図である。 図２は、実施例１に係る電子装置のフローチャートである。 図３は、比較例に係る電子装置のブロック図である。 図４は、実施例２に係る電子装置のブロック図である。 図５（ａ）から図５（ｄ）は、バッファの領域を示す模式図である。 図６は、実施例２に係る電子装置の動作を示すフローチャートである。 図７（ａ）および図７（ｂ）は、実施例２のステップＳ３０〜Ｓ３６における動作を示すタイミングチャート（その１）である。 図８（ａ）および図８（ｂ）は、実施例２のステップＳ３０〜Ｓ３６における動作を示すタイミングチャート（その２）である。 図９は、実施例２の変形例１に係る電子装置の動作を示すフローチャート（その１）である。 図１０は、実施例２の変形例１に係る電子装置の動作を示すフローチャート（その２）である。 図１１は、実施例２の変形例１に係る電子装置の動作を示すフローチャート（その３）である。 図１２は、実施例２の変形例２におけるノーマル状態のタイミングチャートである。 図１３は、実施例２の変形例２におけるノート状態のタイミングチャートである。 図１４は、実施例２の変形例２におけるワーニング状態のタイミングチャートである。 図１５は、実施例２の変形例２におけるエラー状態のタイミングチャートである。

以下、図面を参考に実施例について説明する。

図１は、実施例１に係る電子装置のブロック図である。図１のように、電子装置１０は、主に調整部１４、バッファ２０、出力部２４、トリガ部２８、処理部４０〜４６を備えている。バッファ２０には、複数の第１データが同期して入力する。トリガ部２８は、複数のバッファ２０から複数の第１データを出力させるトリガ信号を複数のバッファ２０に出力する。バッファ２０はトリガ信号を受信すると、第１データを出力部２４に出力する。出力部２４は、例えば同期して第１データを処理部４０〜４４に出力する。調整部１４は、トリガ信号が複数のバッファ２０に入力した時点において、複数のバッファ２０に複数の第１データが格納されている状態を検出し、トリガ部２８がトリガ信号を出力するタイミングを調整する。

処理部４０〜４６は、出力部２４が出力した出力信号を相関処理する。例えば、処理部４０は、上の出力部２４の出力データと中の出力部２４の出力データとの相関処理を行なう。処理部４２は、中の出力部２４の出力データと下の出力部２４の出力データとの相関処理を行なう。処理部４４は、上の出力部２４の出力データと下の出力部２４の出力データとの相関処理を行なう。処理部４６は、処理部４０〜４４の出力データの相関処理を行なう。相関処理としては、例えば、大小比較、符号反転またはコード変換等がある。

このように、処理部４０〜４６は、複数のバッファ２０から出力された複数の第１データのうち少なくとも２つの第１データを処理する。処理部４６は、第２データを生成し出力する。

複数の第１データ間の相関処理を行ない、第２データを出力する例としては、例えば、第１データが受信アンテナからの信号であり、電子装置１０が干渉計として機能する場合がある。また、例えば、第１データが画像の画素に対応し、電子装置１０が画像処理装置の場合がある。さらに、例えば、第１データが複数の超音波発生器からのデータであり、電子装置が超音波検査装置の場合がある。

図２は、実施例１に係る電子装置のフローチャートである。図２のように、複数のバッファ２０は、第１データを受信する（ステップＳ１０）。例えば、第１データは、同じ時間にバッファ２０に入力する。次に、トリガ部２８は、トリガ信号を生成し、複数のバッファ２０に出力する（ステップＳ１２）。例えば、トリガ部２８は、トリガ信号を複数のバッファ２０に同時に出力する。バッファ２０は、トリガ信号が入力すると、第１データを出力部２４に出力する（ステップＳ１４）。調整部１４は、トリガ信号が複数のバッファ２０に入力した時点において、複数のバッファ２０に複数の第１データが格納されている状態を検出し、トリガ部２８がトリガ信号を出力するタイミングを調整する（ステップＳ１６）。

図３は、比較例に係る電子装置のブロック図である。図３のように、比較例に係る電子装置１０ａは、実施例１の図１と比較し、調整部１４、出力部２４、トリガ部２８を備えていない。破線矢印は正常なデータではないことを示している。その他の構成は、実施例１の図１と同じであり説明を省略する。比較例においては、例えば、上の第１データがバッファ２０に遅延して入力した場合、処理部４０において、中の第１データとの相関処理が行なえず、正常なデータを出力できなくなる。処理部４４において、正常なデータが出力できなくなる。このため、処理部４６は、第２データとして正常なデータを出力できなくなる。

実施例１によれば、調整部１４は、トリガ信号が複数のバッファ２０に入力した時点において、複数のバッファ２０に複数の第１データが格納されている状態を検出し、トリガ部２８がトリガ信号を出力するタイミングを調整する。このように、複数のバッファに複数の格納されている状態かを検出し、検出結果に基づきトリガ部２８がトリガ信号を出力するタイミングを調整する。これにより、複数のバッファ２０への第１データの格納状態に応じ、例えばトリガ信号を出力するタイミングを遅延させることができる。よって、バッファ２０から第１データが出力されなくことを抑制し、第２データを安定して出力することが可能となる。

図４は、実施例２に係る電子装置のブロック図である。電子装置１０には、信号発生器３０から第１データが入力する。信号発生器３０は、同期部３２及び複数の出力部３４を備えている。同期部３２は、同期信号を出力部３４および電子装置１０の分割部２６に出力する。複数の出力部３４は、同期部３２から同期信号を受信すると、第１データを同期して電子装置１０のバッファ２０に出力する。

電子装置１０は複数の入力部１２、調整部１４および処理部４０〜４４を備えている。各入力部１２は、バッファ２０、内部処理部２２、出力部２４、分割部２６およびトリガ部２８を備えている。バッファ２０は、第１データを一時格納し、トリガ信号により第１データを出力する。バッファ２０は、第１データからヘッダおよび検査データ（例えば、パリティチェックデータまたは巡回冗長検査データ）を分離してもよい。内部処理部２２は、第１データを処理する。例えば、内部処理部２２は、第１データをそのまま出力する、または符号反転する等の処理を行なう。出力部２４は、内部処理された第１データを処理部４０〜４４に出力する。出力部２４は、例えばデータ番号を付加してもよい。データ番号は、処理部４０〜４６が処理する際に、同じデータ番号のデータを処理する際に用いる。分割部２６は、同期信号を各データの処理単位毎に分割する。例えば、第１データがバッファ２０に格納されるのに要する期間を１単位とする。トリガ部２８は、トリガ信号を出力部２４を介しバッファ２０に出力する。トリガ部２８は直接バッファ２０にトリガ信号を出力してもよい。処理部４０〜４６および調整部１４は、実施例１と同様であり、説明を省略する。

なお、分割部２６およびトリガ部２８は、複数の入力部１２に対し１つ設けられていてもよい。しかしながら、各入力部１２毎に、分割部２６およびトリガ部２８を設け、同期信号を各入力部１２に分配することが好ましい。例えば、同期部３２が出力した同期信号は、第１データの経路とは物理的に独立した複数の経路を介し、それぞれ複数の入力部１２に入力する。このように、第１データの経路とは物理的に別な経路で同期信号を入力部１２に伝送する。これにより、第１データの異常の影響を各入力部１２に伝搬させることを抑制できる。

図５（ａ）から図５（ｄ）は、バッファの領域を示す模式図である。図５（ａ）から図５（ｄ）のように、バッファ２０は、アドレス０からＮ−１の領域を備えている。図５（ａ）から図５（ｄ）において、ハッチング領域は第１データが格納されている領域を示している。各アドレスの領域には、それぞれ例えば１ビットまたは複数ビットのデータが格納される。図５（ａ）のように、バッファ２０には第１データは格納されていない。図５（ｂ）のように、バッファ２０に第１データが入力され始めると、アドレス０から順に第１データが格納される。図５（ｂ）においては、ライトアドレス値ＡＤまで第１データが書き込まれている。図５（ｃ）のように、第１データが全てバッファ２０に格納される。図５（ｄ）のように、バッファ２０からの第１データの読み出しは、アドレス０から順に行なわれる。すなわち、バッファ２０は、第１データが入力した順に第１データを出力する。バッファ２０への第１データの書き込み読み出しは、例えば同じレートで行なわれる。これにより、バッファ２０への第１データの書き込みが途中であっても第１データの読出しが可能となる。

図６は、実施例２に係る電子装置の動作を示すフローチャートである。図６のように、まず、トリガ部２８はトリガ信号を出力する初期値を設定する（ステップＳ２０）。例えば、分割部２６から出力された信号が入力した時点（例えば、バッファ２０に第１データが全て格納するのに要する時間）から一定時間（例えば遅延時間Ｔ０とする）遅延させたタイミングを初期値とする。次に、複数のバッファ２０は、同期信号に同期し出力された第１データを入力する（ステップＳ２２）。複数のトリガ部２８は、同期信号を分割した信号からトリガ信号を生成し、出力する（ステップＳ２４）。複数のバッファ２０は、トリガ信号を受信すると、それぞれ第１データを内部処理部２２に出力する（ステップＳ２６）。次に、調整部１４は、複数のバッファ２０からライトアドレス値ＡＤを取得する（ステップＳ２８）。例えば、調整部１４は、複数のバッファ２０がそれぞれトリガ信号を受信した時点における複数のバッファ２０のライトアドレス値ＡＤを取得する。

次に、調整部１４は、アドレス値ＡＤが、しきい値ＡＤＬより小さいか判断する（ステップＳ３０）。Ｙｅｓの場合、調整部１４は、遅延時間Ｔ０にΔＴを加え遅延時間Ｔ０とする（ステップＳ３２）。これにより、遅延時間Ｔ０が長くなる。例えば、調整部１４は、複数のバッファ２０のうち少なくとも１つにおいて、アドレス値ＡＤが、しきい値ＡＤＬより小さい場合、Ｙｅｓと判断することができる。

次に、調整部１４は、アドレス値ＡＤが０かを判断する（ステップＳ３３）。Ｎｏの場合ステップＳ３８に進む。Ｙｅｓの場合、バッファ２０は、前の第１データを内部処理部２２に出力する（ステップＳ３４）。

ステップＳ３０においてＮｏの場合、調整部１４は、アドレス値ＡＤが、しきい値ＡＤＨより大きいか判断する（ステップＳ３５）。Ｙｅｓの場合、調整部１４は、遅延時間Ｔ０にΔＴを減じ遅延時間Ｔ０とする（ステップＳ３６）。これにより、遅延時間Ｔ０が短くなる。例えば、調整部１４は、複数のバッファ２０の全てにおいて、アドレス値ＡＤが、しきい値ＡＤＨより大きい場合、Ｙｅｓと判断することができる。ステップＳ３５において、Ｎｏの場合、調整部１４は終了かを判断する（ステップＳ３８）。Ｙｅｓの場合、終了する。Ｎｏの場合ステップＳ２２に戻る。

図７（ａ）から図８（ｂ）は、実施例２のステップＳ３０〜Ｓ３６における動作を示すタイミングチャートである。第１データの入力、トリガ信号、アドレス値、第１データ出力を時間に対し図示している。図７（ａ）を参照し、時間ｔ０は信号発生器３０の出力部３４が第１データを出力し始める時間である。すなわち、同期部３２が同期信号を出力した時間である。時間ｔ２１は、トリガ部２８がトリガ信号を出力した時間である。あるバッファ２０において、時間ｔ３から第１データＤ０がバッファ２０に格納し始める。調整部１４は、時間ｔ２１の時点のバッファ０のライトアドレス値ＡＤ１を取得する。また、バッファ２０は、時間ｔ２１から第１データＤ０を内部処理部２２に出力し始める。

図７（ａ）においては、時間ｔ３と時間ｔ２１との時間差が小さい。このため、時間ｔ３と時間ｔ２１との間の余裕がなく、各処理時間のふらつきにより、トリガ部２８がトリガ信号を出力した時点でバッファ２０に第１データＤ０がまったく格納されていないこともありうる。そこで、図６のステップＳ３０において、アドレス値ＡＤがしきい値ＡＤＬより小さい場合、ステップＳ３２のように、遅延時間Ｔ０を長くする。

図７（ｂ）において、トリガ部２８がトリガ信号を出力する時間が時間ｔ２２と図７（ａ）の時間ｔ２１よりΔｔ遅くなっている。このため、バッファ２０は、時間ｔ２２において第１データＤ０を内部処理部２２に出力する。また、アドレス値ＡＤはＡＤ１より大きいアドレス値ＡＤ２となる。これにより、時間ｔ３と時間ｔ２２との間の余裕が生じ、各処理時間がふらついても、バッファ２０に第１データＤ０が全く入力されない状態でトリガ部２８がトリガ信号を出力することを抑制できる。

図８（ａ）においては、時間ｔ３と時間ｔ２３との時間差が大きい。このため、トリガ部２８がトリガ信号を出力した時点でバッファ２０に第１データＤ０がほとんど格納されている。そこで、図６のステップＳ３５において、アドレス値ＡＤ３がしきい値ＡＤＨより大きい場合、ステップＳ３６のように、遅延時間Ｔ０を短くする。

図８（ｂ）において、トリガ部２８がトリガ信号を出力する時間が時間ｔ２４と図８（ａ）の時間ｔ２３よりΔｔ早くなっている。このため、バッファ２０は、時間ｔ２４において第１データＤ０を内部処理部２２に出力する。また、アドレス値ＡＤはＡＤ３より小さいアドレス値ＡＤ４となる。これにより、遅延時間を短縮することができる。

実施例１によれば、図７（ａ）において、複数のバッファ２０がそれぞれ複数の第１データを出力可能となる前に、トリガ部２８がトリガ信号を出力する可能性がある。この場合、図７（ｂ）のように、調整部１４は、トリガ部２８がトリガ信号を出力するタイミングを遅延させる。これにより、複数のバッファ２０が複数の第１データを出力可能となる前に、トリガ部２８がトリガ信号を出力することを抑制できる。

また、調整部１４は、複数のバッファ２０のうち１または複数のバッファ２０が第１データを出力可能となる前に、トリガ信号が出力される可能性がある場合、トリガ信号を出力するタイミングを遅延させてもよい。しかし、調整部１４は、複数のバッファ２０のうち少なくとも１つが第１データを出力可能となる前に、トリガ信号を出力される可能性がある場合、トリガ信号を出力するタイミングを遅延させることが好ましい。これにより、全てのバッファ２０において、バッファ２０が第１データを出力可能となる前に、トリガ信号を出力されることを抑制できる。

さらに、図６のステップＳ３０のＹｅｓのように、トリガ信号が出力された時点において複数のバッファ２０に格納された第１データＤ０の長さが所定値より小さい。例えば、アドレス値ＡＤがしきい値ＡＤＬより小さい。この場合、調整部１４は、トリガ信号を出力するタイミングを遅延させることができる。これにより、図７（ｂ）のように、第１データＤ０のバッファ２０への書き込みに余裕が生じ、各処理時間のふらついた場合でも、第１データＤ０のバッファ２０への書き込みが始まる前にトリガ信号が出力されることを抑制できる。

さらに、調整部１４はトリガ信号が出力された時点において１または複数のバッファ２０において、バッファ２０に格納された第１データＤ０の長さが所定値より小さい場合、トリガ信号を出力するタイミングを遅延させてもよい。しかし、調整部１４は、トリガ信号が出力された時点において複数のバッファ２０のうち少なくとも１つに格納された第１データの長さが所定値より小さい場合、トリガ信号が出力されるタイミングを遅延させることが好ましい。これにより、全てのバッファ２０において、第１データＤ０のバッファ２０への書き込みが始まる前にトリガ信号が出力されることを抑制できる。

さらに、図６のステップＳ３５のＹｅｓのように、トリガ信号が出力された時点において複数のバッファに格納されている第１データＤ０の長さが所定値より大きい。例えば、アドレス値ＡＤがしきい値ＡＤＨより大きい。この場合、調整部１４は、トリガ信号が出力されるタイミングを早めることができる。これにより、図８（ｂ）のように、第１データＤ０が出力される時間を短縮することができる。

さらに、調整部１４はトリガ信号が出力された時点において１または複数のバッファ２０において、バッファ２０に格納された第１データＤ０の長さが所定値より大きい場合、トリガ信号を出力するタイミングを早めてもよい。しかし、調整部１４は、トリガ信号が出力された時点において複数のバッファ２０の全てのバッファ２０において格納されている第１データの長さが所定値より大きい場合、トリガ信号が出力されるタイミングを早めることが好ましい。これにより、全てのバッファ２０において第１データＤ０の書き込みが始まる前にトリガ信号が出力されることを抑制しつつ、第１データＤ０が出力される時間を短縮することができる。

さらに、図６のステップＳ３４のように、複数のバッファ２０は、トリガ信号が出力された時点において、第１データを全く格納していない場合（例えばＡＤ＝０の場合）、前回格納した第１データを出力する。これにより、第１データが出力されないことにより、処理部４０〜４６が停止してしまうことを抑制できる。ステップＳ３４において、バッファ２０は、デフォルトを内部処理部２２に出力してもよい。デフォルトとしては、予め定めておいてもよいし、００…０または１１…１であってもよい。

また、この際に、調整部１４は、アラーム信号を外部に出力してもよい。これにより、入力部１２毎の異常を外部に通知することができる。

次に、実施例２の変形例１について説明する。電子装置のブロック図は、実施例２の図４と同じであり説明を省略する。図９から図１１は、実施例２の変形例１に係る電子装置の動作を示すフローチャートである。図９のように、調整部１４は、初期化として、遅延時間Ｔ０をＴｉ、ＮＨを０、ＮＬを０とする（ステップＳ４０）。次に、バッファ２０は第１データを入出力する（ステップＳ４２）。例えば、図６のステップＳ２２からＳ２６が実行される。調整部１４は、バッファ２０からアドレス値ＡＤを取得する（ステップＳ４４）。次に、調整部１４は、アドレス値ＡＤがしきい値ＡＤＬより小さいか判断する（ステップＳ４６）。Ｎｏの場合、調整部１４は、アドレス値ＡＤがしきい値ＡＤＨより大きいかを判断する（ステップＳ４８）。Ｎｏの場合、調整部１４は、終了かを判断する（ステップＳ５０）。Ｙｅｓの場合終了する。Ｎｏの場合、ステップＳ４２に進む。

図１０のように、図９のステップＳ４６においてＹｅｓの場合、調整部１４は、アドレス値ＡＤが０かを判断する（ステップＳ５１）。Ｙｅｓの場合、バッファ２０には第１データがまったく格納されていない。調整部１４は、アラーム信号を外部に出力する（ステップＳ６２）。バッファ２０は、前の第１データまたはデフォルトを第１データとして内部処理部２２に出力する（ステップＳ６４）。

ステップＳ５１においてＮｏの場合、調整部１４は、前回のアドレス値ＡＤがしきい値ＡＤＬより小さいか判断する（ステップＳ５２）。Ｎｏの場合、調整部１４は、ＮＬ＝０とする（ステップＳ６０）。その後、図９のステップＳ５０に進む。ステップＳ５２においてＹｅｓの場合、調整部１４は、ＮＬ＝ＮＬ＋１とＮＬをインクリメントする（ステップＳ５４）。次に、調整部１４は、ＮＬがしきい値ＮＬＴ以上かを判断する（ステップＳ５６）。Ｎｏの場合、図９のステップＳ５０に進む。Ｙｅｓの場合、調整部１４は、遅延時間Ｔ０＝Ｔ０＋ΔＴとする（ステップＳ５８）。ＮＬ＝０とする。その後、図９のステップＳ５０に進む。

図１１のように、図９のステップＳ４８において、Ｙｅｓの場合、調整部１４は、前回のアドレス値ＡＤがしきい値ＡＤＨより大きいか判断する（ステップＳ７０）。Ｎｏの場合、調整部１４は、ＮＨ＝０とする（ステップＳ７６）。その後、図９のステップＳ５０に進む。ステップＳ７０においてＹｅｓの場合、調整部１４は、ＮＨ＝ＮＨ＋１とＮＨをインクリメントする（ステップＳ７２）。次に、調整部１４は、ＮＨがしきい値ＮＨＴ以上かを判断する（ステップＳ７４）。Ｎｏの場合、図９のステップＳ５０に進む。Ｙｅｓの場合、調整部１４は、遅延時間Ｔ０＝Ｔ０−ΔＴとする（ステップＳ７５）ＮＨ＝０とする。その後、図９のステップＳ５０に進む。

実施例２の変形例１によれば、複数のバッファ２０には、それぞれ所定間隔（同期信号に同期して）で複数の第１データが入力している。図１０のステップＳ５８のように、調整部１４は、所定回数（例えばＮＬＴ回）連続して第１データＤ１の長さが所定値より小さい場合、トリガ信号が出力されるタイミングを遅延させる。これにより、より確実に遅延時間を長くすることができる。

さらに、調整部１４は、複数のバッファ２０のうち少なくとも１つにおいて所定回数連続して第１データＤ１の長さが所定値より小さい場合、トリガ信号が出力されるタイミングを遅延させることが好ましい。

さらに、図１１のステップＳ７５のように、調整部１４は、所定回数（例えばＮＨＴ回）連続して第１データＤ１の長さが所定値より大きい場合、トリガ信号が出力されるタイミングを早める。これにより、より確実に遅延時間を短くすることができる。

さらに、調整部１４は、複数のバッファ２０の全てにおいて所定回数連続して第１データＤ１の長さが所定値より大きい場合、トリガ信号が出力されるタイミングを早めることが好ましい。

さらに、トリガ部２８は、複数の第１データを同期して複数のバッファ２０に入力させる同期信号に基づき、トリガ信号を生成することができる。

次に、実施例２の変形例２について説明する。電子装置のブロック図は、実施例２の図４と同じであり説明を省略する。実施例２の変形例２においては、バッファ２０の状態として、ノーマル、ノート、ワーニング、エラーの４つを規定する。ノーマルは、第１データが全てバッファ２０に格納した後、バッファ２０が第１データを内部処理部２２に出力する状態である。ノートは、第１データの大部分がバッファ２０に格納された状態で、バッファ２０が第１データを内部処理部２２に出力する状態である。ワーニングは、第１データの大部分がバッファ２０に格納されていない状態で、バッファ２０が第１データを内部処理部２２に出力する状態である。エラーは、第１データが全くバッファ２０に格納されていない状態で、バッファ２０が第１データを内部処理部２２に出力する状態である。

図１２は、実施例２の変形例２におけるノーマル状態のタイミングチャートである。図１２のように、初期値として、アドレス値、レベル１〜４に０が入力されている。また、外部より出力データ番号Ｎ０が入力される。同期部３２は、周期Ｔの同期信号を出力する。同期信号が出力部３４に入力されると、出力部３４は、時間ｔ０においてバッファ２０に第１データＤ０を出力する。変形例２においては、分割部２６は、同期信号を５分割する。分割部２６は、周期Ｔ／５の時間ｔ１において信号を出力する。トリガ部２８は、分割部２６の出力から遅延時間Ｔ０後の時間ｔ２にトリガ信号を出力する。遅延時間Ｔ０は、例えば、第１データがバッファ２０に格納するのに要する時間（データライト時間）の１／４とすることができる。遅延時間Ｔ０は、出力部３４からバッファ２０へ第１データを格納する際の各処理による遅延、バッファ２０から内部処理部２２へ第１データを出力する際の各処理による遅延を考慮して決められる。

調整部１４は、トリガ信号がバッファ２０に入力した時間ｔ２のライトアドレス値ＡＤをバッファ２０から取得する。この場合、第１データＤ０は全てバッファ２０に格納されている。例えば、バッファ２０のアドレスを０から５１１とした場合、アドレス値ＡＤは５１１である。調整部１４は、レベル１（ノーマル）の出現回数をインクリメントし１とする。

バッファ２０は、トリガ信号がバッファ２０に入力した時間ｔ２に、内部処理部２２への第１データＤ０を出力を開始する。内部処理部２２は、第１データＤ１を内部処理し第１データＤ０´とする。出力部２４は、第１データＤ０´にヘッダとして出力データ番号Ｎ０を付加して、処理部４０〜４４に出力データを出力する。処理部４０〜４４は同じ出力データ番号を含む出力データを用い処理を行なう。

次の周期では、第１データＤ５がバッファ２０に入力される。この際も、アドレス値が５１１の場合、レベル１の出現階数をインクリメントし２とする。

図１３は、実施例２の変形例２におけるノート状態のタイミングチャートである。図１３のように、時間ｔ２におけるアドレス値ＡＤは３８０である。調整部１４は、レベル２（ノート）の出現回数をインクルメントし１とする。その他の構成は、図１２と同じであり説明を省略する。

図１４は、実施例２の変形例２におけるワーニング状態のタイミングチャートである。図１４のように、時間ｔ２におけるアドレス値ＡＤは１２０である。調整部１４は、レベル３（ワーニング）の出現回数をインクルメントし１とする。その他の構成は、図１２と同じであり説明を省略する。

図１５は、実施例２の変形例２におけるエラー状態のタイミングチャートである。図１５は、バッファ２０に第１データが全く入力されない例である。図１５のように、時間ｔ２におけるアドレス値ＡＤは０である。調整部１４は、レベル４（エラー）の出現回数をインクルメントし１とする。その他の構成は、図１４と同じであり説明を省略する。

例えば、ノーマル状態が所定回数（例えば１０回）連続した場合、第１データの入力には十分余裕がある。このため、実施例２の変形例１のように、遅延時間Ｔ０を早めることができる。また、ノート状態が所定回数（例えば１０回）連続した場合も、第１データの入力には余裕があるとし、遅延時間Ｔ０を早めてもよい。例えば、ワーニング状態またはエラー状態が所定回数（例えば１０回）連続した場合、第１データの入力には余裕がない。このため、実施例２の変形例１のように、遅延時間Ｔ０を遅延させることができる。

実施例１および実施例２とその変形例に係る電子回路は、例えば、半導体チップ内に形成することができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

実施例１および２を含む実施形態に関し、さらに以下の付記を開示する。
付記１：
複数の第１データがそれぞれ入力する複数のバッファと、前記複数のバッファから前記複数の第１データを出力させるトリガ信号を前記複数のバッファに出力するトリガ部と、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第１データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整する調整部と、前記複数のバッファから出力された前記複数の第１データのうち少なくとも２つの第１データを処理し第２データを生成する処理部と、を具備することを特徴とする電子装置。
付記２：
前記複数のバッファは、それぞれ前記複数の第１データが入力した順に前記複数の第１データを出力し、前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファに格納されている第１データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする付記１記載の電子装置。
付記３：
前記複数のバッファは、それぞれ前記複数の第１データが入力した順に前記複数の第１データを出力し、前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファに格納されている第１データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする付記１または２記載の電子装置。
付記４：
前記複数のバッファは、前記トリガ部が前記トリガ信号を出力した時点において、前記複数の第１データを全く格納していない場合、前回格納した第１データまたはデフォルトを第１データとして出力することを特徴とする付記１から３のいずれか一項記載の電子装置。
付記５：
前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファのうち少なくとも１つに格納されている第１データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする付記２記載の電子装置。
付記６：
前記複数のバッファは、それぞれ所定間隔で複数の第１データが入力し、前記調整部は、所定回数連続して前記複数のバッファに格納されている第１データの長さが所定値より小さい場合、前記トリガ部が前記トリガ信号を出力するタイミングを遅延させることを特徴とする付記２または５記載の電子装置。
付記７：
前記調整部は、前記トリガ部が前記トリガ信号を出力した時点において前記複数のバッファの全てのバッファにおいて格納されている第１データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする付記３記載の電子装置。
付記８：
前記複数のバッファは、それぞれ所定間隔で複数の第１データが入力し、前記調整部は、所定回数連続して前記複数のバッファに格納されている第１データの長さが所定値より大きい場合、前記トリガ部が前記トリガ信号を出力するタイミングを早めることを特徴とする付記３または７記載の電子装置。
付記９：
前記トリガ部は、前記複数の第１データを同期して前記複数のバッファに入力させる同期信号に基づき、前記トリガ信号を生成することを特徴とする付記１から８のいずれか一項記載の電子装置。
付記１０：
複数の第１データがそれぞれ入力する複数のバッファから前記複数の第１データを出力させるトリガ信号を前記複数のバッファに出力するステップと、前記トリガ信号が前記複数のバッファに入力した時点において、前記複数のバッファに前記複数の第１データが格納されている状態を検出し、前記トリガ部が前記トリガ信号を出力するタイミングを調整するステップと、前記複数のバッファから出力された前記複数の第１データのうち少なくとも２つの第１データを用い第２データを生成するステップと、を含むことを特徴とする電子装置の制御方法。

１０ 電子装置
１４ 調整部
２０ バッファ
２８ トリガ部
４０〜４６ 処理部

Claims (5)

1. 出力部から同期信号に同期して出力された複数の第１データがそれぞれアドレス順に入力し前記アドレス順に出力される複数のバッファと、
   前記複数のバッファから前記複数の第１データを出力させるトリガ信号を、前記同期信号を遅延時間遅延させることにより生成し、前記複数のバッファに出力するトリガ部と、
   前記トリガ信号が前記複数のバッファに入力した時点における前記複数のバッファのライトアドレス値を検出し、前記ライトアドレス値に基づき前記遅延時間を調整する調整部と、
   前記複数のバッファから出力された前記複数の第１データのうち少なくとも２つの第１データを処理し第２データを生成する処理部と、
   を具備することを特徴とする電子装置。
2. 前記調整部は、前記ライトアドレス値が所定値より小さい場合、前記遅延時間を長くすることを特徴とする請求項１項記載の電子装置。
3. 前記調整部は、前記ライトアドレス値が所定値より大きい場合、前記遅延時間を短くすることを特徴とする請求項１または２記載の電子装置。
4. 前記複数のバッファは、前記トリガ部が前記トリガ信号を出力した時点において、前記複数の第１データを全く格納していない場合、前回格納した第１データまたはデフォルトを第１データとして出力することを特徴とする請求項１から３のいずれか一項記載の電子装置。
5. 出力部から同期信号に同期して出力された複数の第１データがそれぞれアドレス順に入力し前記アドレス順に出力される複数のバッファから前記複数の第１データを出力させるトリガ信号を、前記同期信号を遅延時間遅延させることにより生成し、前記複数のバッファに出力するステップと、
   前記トリガ信号が前記複数のバッファに入力した時点における前記複数のバッファのライトアドレス値を検出し、前記ライトアドレス値に基づき前記遅延時間を調整するステップと、
   前記複数のバッファから出力された前記複数の第１データのうち少なくとも２つの第１データを用い第２データを生成するステップと、
   を含むことを特徴とする電子装置の制御方法。

Images