TWI514377B - 隨機存取記憶體及調整隨機存取記憶體讀取時序的方法 - Google Patents

隨機存取記憶體及調整隨機存取記憶體讀取時序的方法 Download PDF

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Description

隨機存取記憶體及調整隨機存取記憶體讀取時序的方法
本發明係有關於一種隨機存取記憶體，特別係有關於一種調整隨機存取記憶體讀取時序之方法及應用此方法的隨機存取記憶體。
隨機存取記憶體(random access memory，RAM)的讀取時序是改善電子系統效能及速度的決定性因素。列位址控制器(Row Address Strobe，RAS)到行位址控制器(Column Address Strobe，CAS)延遲是介於一主動命令及一讀取命令間的延遲時間，其中該主動命令及讀取命令由隨機存取記憶體內之命令解碼器發出。行位址控制器延遲(CAS latency)是介於發出讀取命令及準備讀取記憶體資料至資料匯流排間的延遲時間。在發出讀取命令後，該隨機存取記憶體內之一行致能電路接著輸出一行選擇訊號(比輸出讀取命令晚一既定時間)。傳統上，該行選擇訊號的輸出時間並非彈性，因此將失去改善讀取資料路徑傳送操作或隨機存取記憶體位元線轉換操作的機會。
本揭露一示範性的實施例為一種調整隨機存取記憶體讀取時序的方法。該方法包括提供一行位址控制器(Column Address Strobe，CAS)值，以定義該隨機存取記憶體之一行位址控制器延遲(CL)。該方法更包括根據該行位址控制器延遲及一參考延遲產生一移位邊界。該方法更包括產生一讀取指令，以存取該隨機存取記憶體該方法更包括，在產生該讀取指令後，動態產生一行選擇(Column Select，CS)訊號，以及根據該移位邊界調整該行選擇訊號的輸出時序。
本揭露之另一示範性實施例為一種隨機存取記憶體，包括：一命令解碼器，輸出一讀取指令，以存取該隨機存取記憶體；其中，該命令解碼器更輸出具有一行位址控制器(Column Address Strobe，CAS)值之一模式暫存器(mode register，MRS)指令，以定義該隨機存取記憶體之一行位址控制器延遲(CL)；一移位計算電路，根據該行位址控制器延遲及一參考延遲產生一移位邊界；以及一行致能電路，在該命令解碼器輸出該讀取指令後產生一行選擇(Column Select，CS)訊號，以及根據該移位邊界調整該行選擇訊號的輸出時序。
100‧‧‧隨機存取記憶體
120‧‧‧命令解碼器
140‧‧‧移位計算電路
160‧‧‧行致能電路
IP‧‧‧輸入訊號
ACT‧‧‧主動命令
WT‧‧‧寫入命令
MRS‧‧‧模式暫存器命令
CLVALUE ‧‧‧行位址控制器值
Sck ‧‧‧時脈訊號
tck ‧‧‧週期
toffset ‧‧‧移位邊界
RD‧‧‧讀取命令
CS‧‧‧行選擇訊號
tRCD ‧‧‧RAS至CAS延遲
tdelay ‧‧‧延遲時間
T1-T5‧‧‧時間
DATA_OUT‧‧‧傳送及讀取資料的時間
第1圖圖解說明根據本揭露一示範性實施例之隨積存取記憶體電路之方塊示意圖。
第2圖係顯示用於第1圖之隨機存取記憶體100之時序調整方法的流程圖。
第3A-3C圖係顯示根據本揭露一示範性實施例所述之行選擇(Column Select，CS)訊號之時序調整。
以下所述為實施本發明的最佳方式，目的在於說明本發明的精神而非用以限制本發明的保護範圍，本發明的保護範圍當視所附的申請專利範圍所界定者為準。
本揭露提供一種隨機存取記憶體，其動態的調整讀取時序及提供調整隨機存取記憶體讀取時序的方法。第1圖圖解說明根據本揭露一示範性實施例之隨機存取記憶體電路100之方塊示意圖。該隨機存取記憶體電路100包括一命令解碼器120、一移位計算電路140及一行致能電路160。
該命令解碼器120控制該隨機存取記憶體100的存取操作。該命令解碼器120接收輸入訊號(IP)並分別將其解碼至對應的存取命令，像是主動命令(active command，ACT)、寫入命令(write command，WT)、讀取命令(read command，RD)及模式暫存器命令(mode register command，MRS)。該模式暫存器命令(MRS)可傳送記憶體操作配置，其包括一行位址控制器(Column Address Strobe，CAS)值CLVALUE ，以定義該隨機存取記憶體100之CAS延遲(CL)。該CAS延遲(CL)可直接輸入或間接透過MRS暫存器(未顯示於第1圖)輸入至該移位計算電路140。
該移位計算電路140接收該行位址控制器值CLVALUE 及根據該CAS延遲(CL)及一參考延遲(tRL_REF )產生 一移位邊界(toffset )。可透過保險絲調整(fuse trim)或軟性調整(soft trim)微調該參考延遲(tRL_REF )。該移位計算電路140也從該隨機存取記憶體100之一內部時脈樹(未顯示於第1圖)或從一外部電路(未顯示於第1圖)接收週期tck 的一時脈訊號Sck 。該移位計算電路140根據該行位址控制器值CLVALUE 及該時脈訊號Sck 的該週期tck 產生該CAS延遲(CL)，接著將該CAS延遲(CL)及該參考延遲(tRL_REF )間的差值作為該移位邊界(toffset )。該命令解碼器120透過MRS命令提供該CAS延遲(CL)，用於存取控制。該參考延遲(tRL_REF )可從該內部電路輸入至該移位計算電路140，其中該參考延遲(tRL_REF )為在電路中具有軟性調整(soft trim)或硬性調整(hard trim或fuse trim)的可調時序延遲。
在該命令解碼器120已輸出該讀取命令(read command，RD)後，該行致能電路160接收該移位邊界(toffset )以調整產生一行選擇(Column Select，CS)訊號的輸出時序，其中該移位計算電路140基於方程式“CLVALUE ×tck -tRL_REF ”進行計算，以得到該移位邊界(toffset )。
第2圖係顯示用於第1圖之隨機存取記憶體100之時序調整方法的流程圖。
在步驟S1中，提供該行位址控制器值CLVALUE 至該移位計算電路140，以定義該隨機存取記憶體100之CAS延遲(CL)。在步驟S2中，該移位計算電路140根據該CAS延遲(CL)及該參考延遲(tRL_REF )間的差值產生該移位邊界(toffset )。舉例來說，在速度等級(speed grade)1066中，該行位址控制 器值CLVALUE 設定為7，以及該時脈訊號Sck 的週期tck 設定為1.875ns，因此該CAS延遲(CL)為7×1.875=13.125ns。在一示範性實施例中，透過內部電路可將該參考延遲tRL_REF 設定為12.5ns。接著，該移位計算電路140計算該CAS延遲(CL)及該參考延遲(tRL_REF )間的差值。該移位邊界toffset 將為0.625ns(13.125ns-12.5ns)，因此，可將該行選擇(CS)訊號提前或延遲0.625ns。在一些實施例中，該參考延遲(tRL_REF )可為該隨機存取記憶體100准許之一最小CAS延遲(CL)，但不限定於此。舉例來說，該隨機存取記憶體100可操作在於不同的速度等級800、1066、1660及1866。速度等級800具有最小行位址控制器值(CLVALUE =5)及週期2.5ns的一既定時脈訊號，因此具有最小CAS延遲(CL=5×2.5=12.5ns)。舉例來說，在這實施例中，設定該參考延遲(tRL_REF )為12.5ns，該隨機存取記憶體100操作在速度級別1066，因此該移位邊界(toffset )為0.625ns。
在步驟S3中，該命令解碼器120輸出讀取命令(RD)以存取該隨機存取記憶體100。
在步驟S4中，該命令解碼器120輸出讀取命令(RD)後，該行選擇電路160根據移位邊界(toffset )調整輸出該行選擇(CS)訊號的時序。該行選擇(CS)訊號的時序調整將詳細描述於接下來的第3A-3C圖中。
第3A-3C圖圖解說明第1圖隨機存取記憶體100之操作時序，以顯示根據本揭露一示範性實施例所述之該行選擇(CS)訊號的時序調整。
在讀取/寫入(行定址)操作至該隨機存取記憶體100之前，該命令解碼器120在時間T1輸出一主動命令(ACT)。讀取命令(RD)/寫入命令(WT)必須與該主動命令(ACT)有一時間間隔。以上所述之時間操作稱為RAS至CAS延遲(RAS to CAS delay，tRCD )，如第3A-3C圖所示。值得注意的是，RAS至CAS延遲(tRCD )並非固定時間間隔，而是依實際的應用來決定。在這實施例中，舉例來說，在時間T2輸出該讀取命令RD。
該命令解碼器120在時間T2輸出該讀取命令(RD)並經過一延遲時間tdelay 後，該行選擇電路160用以於在時間T3輸出該行選擇(CS)訊號，以選擇行位址，換句話說，在習知技術中，該行選擇電路160沒有執行對該行選擇(CS)訊號之時序調整，如第3A圖所示。在輸出該行選擇(CS)訊號後，該資料將被感應並且在第3A圖所示之時間DATA_OUT傳送至輸出端以被讀出。
在第3B圖中，該行選擇電路160根據該移位邊界(toffset )執行對該行選擇(CS)訊號之時序調整。在該行選擇電路160偵測到該讀取命令(RD)被輸出後，接著該行選擇電路160在時間T3往前推移該移位邊界(toffset )所得到的時間T4輸出該行選擇(CS)訊號。相較第3A圖，該移位邊界(toffset )將第3B圖之該行選擇(CS)訊號提前。
在第3C圖中，該行選擇電路160根據該移位邊界(toffset )執行對該行選擇(CS)訊號之時序調整。在該行選擇電路160偵測到該讀取命令(RD)被輸出後，接著該行選擇電路160在時間T3往後推移該移位邊界(toffset )所得到的時間 T5輸出該行選擇(CS)訊號。相較第3A圖，該移位邊界(toffset )將第3B圖之該行選擇(CS)訊號延遲。
基於第3B圖的時序調整，該移位邊界(toffset )提早了第3B圖之該行選擇(CS)訊號，因此讀取資料路徑傳送之操作能有足夠的處理時間並保證在高速度等級時有較佳的速度效能。同樣的，基於第3C圖的時序調整，該移位邊界(toffset )延遲了第3C圖之該行選擇(CS)訊號，因此位元線轉換(bit line flipping)之操作能獲得較佳的tRCD 效能。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧隨機存取記憶體
120‧‧‧命令解碼器
140‧‧‧移位計算電路
160‧‧‧行致能電路
IP‧‧‧輸入訊號
ACT‧‧‧主動命令
WT‧‧‧寫入命令
MRS‧‧‧模式暫存器命令
CLVALUE ‧‧‧行位址控制器值
Sck ‧‧‧時脈訊號
tck ‧‧‧週期
toffset ‧‧‧移位邊界
RD‧‧‧讀取命令
CS‧‧‧行選擇訊號

Claims (6)

  1. 一種調整隨機存取記憶體讀取時序的方法，包括：提供一行位址控制器(Column Address Strobe，CAS)值，以定義該隨機存取記憶體之一行位址控制器延遲(CL)；根據該行位址控制器延遲及一參考延遲產生一移位邊界；產生一讀取指令，以存取該隨機存取記憶體；在產生該讀取指令後，動態產生一行選擇(Column Select，CS)訊號，以及根據該移位邊界調整該行選擇訊號的輸出時序；其中，調整該行選擇訊號輸出時序之操作包括將該行選擇訊號從一既定輸出時間提早或延遲該移位邊界，其中該既定輸出時間在輸出該讀取指令的時間之後。
  2. 如申請專利範圍第1項所述之調整隨機存取記憶體讀取時序的方法，其中根據該行位址控制器延遲與該參考延遲之間的差值產生該移位邊界。
  3. 如申請專利範圍第1項所述之調整隨機存取記憶體讀取時序的方法，其中該參考延遲為該隨機存取記憶體准許之一最小行位址控制器延遲。
  4. 一種隨機存取記憶體，包括：一命令解碼器，輸出一讀取命令，以存取該隨機存取記憶體；其中，該命令解碼器更輸出具有一行位址控制器(Column Address Strobe，CAS)值之一模式暫存器(mode register，MRS)命令，以定義該隨機存取記憶體之一行位址控制器延遲(CL)；一移位計算電路，根據該行位址控制器延遲及一參考延遲產生一移位邊界；以及一行致能電路，在該命令解碼器輸出該讀取命令後產生一行選擇(Column Select，CS)訊號，以及根據該移位邊界調整該行選擇訊號的輸出時序；其中，該行致能電路控制該行選擇訊號使其從一參考時間被提前或延遲該移位邊界，其中該參考時間在輸出該讀取命令的時間之後。
  5. 如申請專利範圍第4項所述之隨機存取記憶體，其中該移位計算電路基於該行位址控制器延遲與該參考延遲之間的差值產生該移位邊界。
  6. 如申請專利範圍第4項所述之隨機存取記憶體，其中該參考延遲為該隨機存取記憶體准許之一最小行位址控制器延遲。
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