JPS589455A - ジツタ抑圧用位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は非同期式ディノタル多重変換装置においてディ
フタル信号中に含まれるノックを抑圧するだめの位相制
御ループ回路（ＰＬＬ回路）に関するものである。

非同期式ディノタル多重変換装置において、一般に多重
化のためにスタッフィングまたはその逆のデスタッフィ
ングの手法が用いられるが、デスタッフィングが行われ
るとそのスタッフ率に応じて時間的に不規則に（理論的
には計算できるが）クロック／？ルスが潰され、その時
にはデータ）？ルスも信号としての情報は担わず、これ
は取り除かれるものである。言い換えれば、１クロツク
に相当するジッタがその時刻において発生したことによ
シ、このノックを抑圧する必要が生じる。そしてこのジ
ッタを抑圧するのに適した回路がＰＬＬ回路である。

従来この種のノック抑圧用ＰＬＬ回路は、あとに詳しく
説明するが、・クツファメモリとしての並列レジスタと
１分周回路を兼ねた書込みクロ、り回路と、同じく分周
回路を兼ねた読出し回路と、これら２つの分周クロック
回路の出力の位相を比較する位相比較器と、この位相比
較器の出力に応じて発振周波数をその出力がゼロに近付
くように増滅する電圧制御発振器とを主体としている。

しかし上記の回路素子のうち並列レジスタ回路および分
周クロック回路はバッファメモリの数すなわち標本化周
波数に比例するフリップフロップを必要としておシ、こ
のためこの種の回路を３個も有することは回路素子の数
が多くなることを意味し。

回路全体としての構成が大となり、好ましいものではな
かった。

従って本発明の目的は上記のフリップフロップを多数用
いる回路の数を少なくすることにある。

本発明によれば、入力クロックにより入力データを入力
し、出力クロックにより出力データを発する第１の先入
れ先出し回路と、前記入力クロックを所望の分周比で分
周して第１の長い周期のクロックを発する分周回路と、
前記入力クロックにより前記長い周期のクロックを入力
し、前記出力クロックにより第２の長い周期のクロック
を発す力する位相比較器と、出力された位相差相当電圧
を入力し９発振周波数を前記位相差電圧がゼロ近付くよ
うに変化させて前記出力クロックを出力する電圧制御発
振器とを含むノック抑圧用位相制御回路が得られる。

次に図面を参照して詳細に説明する。

第１図はディジタル信号中のノックを抑圧するだめの従
来のＰＬＬ回路の構成をブロックで示した図である。第
１図において、１は・々ラフアメモリとしての並列レジ
スタ回路であり、いまメモリ数すなわちレノスタ数は１
６個とする。２は書込みクロック回路機能と分周回路機
能を併せ持つ書込みクロック・分周回路であり、ａであ
られした入力クロックを、一方では１６個のトリガパル
スに振シ分けて並列レジスタ回路１に送って入力データ
ｂを順々に書き込ませ、他方では１６分周して位相比較
器３の第１の入力端子に送り込む。４は構成上は２と全
く同じである読出しクロック・分周回路であり、Ｃであ
られした出力クロックを。

一方では１６個のトリガ・ぐルスに振り分けて並列Ｌ／
シス１’　１に送シ込んで１６個のレジスタかう前に書
き込まれたのと同じ順序で読み出させ、他方では１６分
周して位相比較器２の第２の入力端子に送り込む。読み
出されたデータはフリッゾフロッゾ回路５を経て出力デ
ータｄとして出力される。

この場合書込みのトリガパルスよシも読出しトリｄ　Ａ
？ルスの方が時間的に規則的であれば、出力データｄの
ジッタは入力データｂのジッタよりも小さくなる。

位相比較器３は両入力端子に入力されたいずれも１６分
周された信号の位相差に相当する電圧を出力し、ローパ
スフィルタ６で高周波成分を除去し、電圧制御発振７に
より出力クロックＣの周波数を出力がゼロになるように
即ち位相差がゼロになるように増減する。これによシ読
出しトリガ・ぐルスは時間的により規則的になシ、従っ
て出力データｄのノックは小さくなる。なお位相比較器
３の両人力信号を分周するのは、ノック振幅に対して位
相比較特性に余裕を持たせるためである。

（５） のフリップフロッゾ、即ち合計４８個のフリップフロッ
プを必要とし１回路全体として桝巷構成が大となる。

第２図は本発明の一実施例の構成をブロックで示した図
である。第２図において、入力データｂはフリップフロ
ップ１１によシ人カクロックａのタイミングに合わされ
、１６個の直列レジスタを主体とする第１の先入れ先出
し回路（ＦＩＦＯ）　１２に入力される。一方人カクロ
ックａは分周器１３によシ入出力位相比較用の長い周期
のクロックにされ、一方は入力クロックａのタイミング
に合わされて第２のＦＩＦＯ１４に入力され、他方は位
相比較器１５の一方の入力端子に入力される。そして第
１と第２のＦＩＦＯ１２と１４は出力クロックＣρにタ
イミングを合わされて待合せのおのおの先頭のデータを
出力し、前者のデータは出力データｄとして外部に送出
され、後者のデータは位相比較器１５の他の入力端子に
送られる。

位相比較器１５は分周器１３からの長い周期のクロック
と第２のＦＩＦＯ１４からの同じように長い（６） 周期のクロックとを比較し、それらの位相差に相当する
出力を発する。なおこれら２つの長い周期のクロックを
位相比較することは、これらのクロックが書込みクロッ
クとしての入力クロックａと読出しクロックとしての出
力クロックＣにタイミングを合わされて出力されている
ので、入力クロックａと出力クロックＣの位相を比較す
るのと同等である。またこのように入出力クロックを直
接に比較することなく分周器１３を介して長い周期の出
力に変えて比較するのは、第１図の場合には簡単に説明
したが１位相比較器１５の特性上、線形な位相比較特性
範囲の両端を越えるような大きな振幅のジッタに対して
はＰＬＬ回路としてそれに追従することができなくなる
からである。

以上のようにして位相比較器１５から出力された位相差
相当電圧は、入力クロックａに含まれるジッタ周波数成
分が反映されているので、ロー・母スフィルタ１６でノ
ック周波数成分を除去され。

電圧制御発振器１７に入力してそのパルス発振周波数を
前記の位相差相当電圧がゼロに近付くように制御する。

この電圧制御発振器１７の出力を読出しクロックとして
の出力クロックＣとすれば。

回路全体としてＰＬＬ系を構成することとなり、入力デ
ータｂおよび入力クロックａに含まれるノックは出力デ
ータｄおよび出力クロ、りＣにおいて抑圧されている。

上記の第２図の回路において、第１および第２４７）　
ＰＩＦ’０１２と１４はいずれも１６個のフリップフロ
ップを必要とし、又分周回路１５は４個のフリップフロ
ツノを用いているので２合計従来より１２個少々い３６
個のフリップフロップで第１図における従来回路（４８
個必要）と同じ機能を果すことができる。なおＦＩＦＯ
が８個のレジスタを有するときは従来の２４個に対し１
９個のフリップフロップを必要とするので効果は少ない
が、逆にＦＩＦＯが３２個のレジスタを有するときは従
来の９６個に対して６９個とその効果は大きくなる。

すなわちバッファメモリとしての数が大であるほど本発
明の効果は大きくなる。

【図面の簡単な説明】

第１図は従来のフッタ抑圧用ＰＬＬ回路のブロック図、
第２図は本発明の一実施例の構成を示したブロック図で
ある。 記号の説明：１１はフリツノフロップ、１２は第１の先
入れ先出しくＦＩＦＯ）回路、１３は分周器。 １４は第２のＦＩＦＯ回路、１５は位相比較器、１６は
ロー・ぞスフィルタ、１７は電圧制御発振器、ａは入力
クロック、ｂは入力データ、Ｃは出力クロック、ｄは出
力データをそれぞれあられしている。 （９）

Claims (1)

1. 【特許請求の範囲】 １、　入力クロックによシ入カデータを入力し。 出力クロックにより出力データを発する第１の先入れ先
   出し回路と、前記入力クロックを所望の分周比で分周し
   て第１の長い周期のクロックを発する分周回路と、前記
   入力クロックにより前記長い周期のクロックを入力し、
   前記出力クロックによシ第２の長い周期のクロックを発
   する第２の先入較器と、出力された位相差相当電圧を入
   力し１発振周波数を前記位相差電圧がゼロ近付くように
   変化させて前記出力クロックを出力する電圧制御発振器
   とを含むジッタ抑圧用位相制御回路。