JPS589455A - ジツタ抑圧用位相制御回路 - Google Patents
ジツタ抑圧用位相制御回路Info
- Publication number
- JPS589455A JPS589455A JP56106244A JP10624481A JPS589455A JP S589455 A JPS589455 A JP S589455A JP 56106244 A JP56106244 A JP 56106244A JP 10624481 A JP10624481 A JP 10624481A JP S589455 A JPS589455 A JP S589455A
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- JP
- Japan
- Prior art keywords
- clock
- output
- input
- circuit
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は非同期式ディノタル多重変換装置においてディ
フタル信号中に含まれるノックを抑圧するだめの位相制
御ループ回路(PLL回路)に関するものである。
フタル信号中に含まれるノックを抑圧するだめの位相制
御ループ回路(PLL回路)に関するものである。
非同期式ディノタル多重変換装置において、一般に多重
化のためにスタッフィングまたはその逆のデスタッフィ
ングの手法が用いられるが、デスタッフィングが行われ
るとそのスタッフ率に応じて時間的に不規則に(理論的
には計算できるが)クロック/?ルスが潰され、その時
にはデータ)?ルスも信号としての情報は担わず、これ
は取り除かれるものである。言い換えれば、1クロツク
に相当するジッタがその時刻において発生したことによ
シ、このノックを抑圧する必要が生じる。そしてこのジ
ッタを抑圧するのに適した回路がPLL回路である。
化のためにスタッフィングまたはその逆のデスタッフィ
ングの手法が用いられるが、デスタッフィングが行われ
るとそのスタッフ率に応じて時間的に不規則に(理論的
には計算できるが)クロック/?ルスが潰され、その時
にはデータ)?ルスも信号としての情報は担わず、これ
は取り除かれるものである。言い換えれば、1クロツク
に相当するジッタがその時刻において発生したことによ
シ、このノックを抑圧する必要が生じる。そしてこのジ
ッタを抑圧するのに適した回路がPLL回路である。
従来この種のノック抑圧用PLL回路は、あとに詳しく
説明するが、・クツファメモリとしての並列レジスタと
1分周回路を兼ねた書込みクロ、り回路と、同じく分周
回路を兼ねた読出し回路と、これら2つの分周クロック
回路の出力の位相を比較する位相比較器と、この位相比
較器の出力に応じて発振周波数をその出力がゼロに近付
くように増滅する電圧制御発振器とを主体としている。
説明するが、・クツファメモリとしての並列レジスタと
1分周回路を兼ねた書込みクロ、り回路と、同じく分周
回路を兼ねた読出し回路と、これら2つの分周クロック
回路の出力の位相を比較する位相比較器と、この位相比
較器の出力に応じて発振周波数をその出力がゼロに近付
くように増滅する電圧制御発振器とを主体としている。
しかし上記の回路素子のうち並列レジスタ回路および分
周クロック回路はバッファメモリの数すなわち標本化周
波数に比例するフリップフロップを必要としておシ、こ
のためこの種の回路を3個も有することは回路素子の数
が多くなることを意味し。
周クロック回路はバッファメモリの数すなわち標本化周
波数に比例するフリップフロップを必要としておシ、こ
のためこの種の回路を3個も有することは回路素子の数
が多くなることを意味し。
回路全体としての構成が大となり、好ましいものではな
かった。
かった。
従って本発明の目的は上記のフリップフロップを多数用
いる回路の数を少なくすることにある。
いる回路の数を少なくすることにある。
本発明によれば、入力クロックにより入力データを入力
し、出力クロックにより出力データを発する第1の先入
れ先出し回路と、前記入力クロックを所望の分周比で分
周して第1の長い周期のクロックを発する分周回路と、
前記入力クロックにより前記長い周期のクロックを入力
し、前記出力クロックにより第2の長い周期のクロック
を発す力する位相比較器と、出力された位相差相当電圧
を入力し9発振周波数を前記位相差電圧がゼロ近付くよ
うに変化させて前記出力クロックを出力する電圧制御発
振器とを含むノック抑圧用位相制御回路が得られる。
し、出力クロックにより出力データを発する第1の先入
れ先出し回路と、前記入力クロックを所望の分周比で分
周して第1の長い周期のクロックを発する分周回路と、
前記入力クロックにより前記長い周期のクロックを入力
し、前記出力クロックにより第2の長い周期のクロック
を発す力する位相比較器と、出力された位相差相当電圧
を入力し9発振周波数を前記位相差電圧がゼロ近付くよ
うに変化させて前記出力クロックを出力する電圧制御発
振器とを含むノック抑圧用位相制御回路が得られる。
次に図面を参照して詳細に説明する。
第1図はディジタル信号中のノックを抑圧するだめの従
来のPLL回路の構成をブロックで示した図である。第
1図において、1は・々ラフアメモリとしての並列レジ
スタ回路であり、いまメモリ数すなわちレノスタ数は1
6個とする。2は書込みクロック回路機能と分周回路機
能を併せ持つ書込みクロック・分周回路であり、aであ
られした入力クロックを、一方では16個のトリガパル
スに振シ分けて並列レジスタ回路1に送って入力データ
bを順々に書き込ませ、他方では16分周して位相比較
器3の第1の入力端子に送り込む。4は構成上は2と全
く同じである読出しクロック・分周回路であり、Cであ
られした出力クロックを。
来のPLL回路の構成をブロックで示した図である。第
1図において、1は・々ラフアメモリとしての並列レジ
スタ回路であり、いまメモリ数すなわちレノスタ数は1
6個とする。2は書込みクロック回路機能と分周回路機
能を併せ持つ書込みクロック・分周回路であり、aであ
られした入力クロックを、一方では16個のトリガパル
スに振シ分けて並列レジスタ回路1に送って入力データ
bを順々に書き込ませ、他方では16分周して位相比較
器3の第1の入力端子に送り込む。4は構成上は2と全
く同じである読出しクロック・分周回路であり、Cであ
られした出力クロックを。
一方では16個のトリガ・ぐルスに振り分けて並列L/
シス1’ 1に送シ込んで16個のレジスタかう前に書
き込まれたのと同じ順序で読み出させ、他方では16分
周して位相比較器2の第2の入力端子に送り込む。読み
出されたデータはフリッゾフロッゾ回路5を経て出力デ
ータdとして出力される。
シス1’ 1に送シ込んで16個のレジスタかう前に書
き込まれたのと同じ順序で読み出させ、他方では16分
周して位相比較器2の第2の入力端子に送り込む。読み
出されたデータはフリッゾフロッゾ回路5を経て出力デ
ータdとして出力される。
この場合書込みのトリガパルスよシも読出しトリd A
?ルスの方が時間的に規則的であれば、出力データdの
ジッタは入力データbのジッタよりも小さくなる。
?ルスの方が時間的に規則的であれば、出力データdの
ジッタは入力データbのジッタよりも小さくなる。
位相比較器3は両入力端子に入力されたいずれも16分
周された信号の位相差に相当する電圧を出力し、ローパ
スフィルタ6で高周波成分を除去し、電圧制御発振7に
より出力クロックCの周波数を出力がゼロになるように
即ち位相差がゼロになるように増減する。これによシ読
出しトリガ・ぐルスは時間的により規則的になシ、従っ
て出力データdのノックは小さくなる。なお位相比較器
3の両人力信号を分周するのは、ノック振幅に対して位
相比較特性に余裕を持たせるためである。
周された信号の位相差に相当する電圧を出力し、ローパ
スフィルタ6で高周波成分を除去し、電圧制御発振7に
より出力クロックCの周波数を出力がゼロになるように
即ち位相差がゼロになるように増減する。これによシ読
出しトリガ・ぐルスは時間的により規則的になシ、従っ
て出力データdのノックは小さくなる。なお位相比較器
3の両人力信号を分周するのは、ノック振幅に対して位
相比較特性に余裕を持たせるためである。
(5)
のフリップフロッゾ、即ち合計48個のフリップフロッ
プを必要とし1回路全体として桝巷構成が大となる。
プを必要とし1回路全体として桝巷構成が大となる。
第2図は本発明の一実施例の構成をブロックで示した図
である。第2図において、入力データbはフリップフロ
ップ11によシ人カクロックaのタイミングに合わされ
、16個の直列レジスタを主体とする第1の先入れ先出
し回路(FIFO) 12に入力される。一方人カクロ
ックaは分周器13によシ入出力位相比較用の長い周期
のクロックにされ、一方は入力クロックaのタイミング
に合わされて第2のFIFO14に入力され、他方は位
相比較器15の一方の入力端子に入力される。そして第
1と第2のFIFO12と14は出力クロックCρにタ
イミングを合わされて待合せのおのおの先頭のデータを
出力し、前者のデータは出力データdとして外部に送出
され、後者のデータは位相比較器15の他の入力端子に
送られる。
である。第2図において、入力データbはフリップフロ
ップ11によシ人カクロックaのタイミングに合わされ
、16個の直列レジスタを主体とする第1の先入れ先出
し回路(FIFO) 12に入力される。一方人カクロ
ックaは分周器13によシ入出力位相比較用の長い周期
のクロックにされ、一方は入力クロックaのタイミング
に合わされて第2のFIFO14に入力され、他方は位
相比較器15の一方の入力端子に入力される。そして第
1と第2のFIFO12と14は出力クロックCρにタ
イミングを合わされて待合せのおのおの先頭のデータを
出力し、前者のデータは出力データdとして外部に送出
され、後者のデータは位相比較器15の他の入力端子に
送られる。
位相比較器15は分周器13からの長い周期のクロック
と第2のFIFO14からの同じように長い(6) 周期のクロックとを比較し、それらの位相差に相当する
出力を発する。なおこれら2つの長い周期のクロックを
位相比較することは、これらのクロックが書込みクロッ
クとしての入力クロックaと読出しクロックとしての出
力クロックCにタイミングを合わされて出力されている
ので、入力クロックaと出力クロックCの位相を比較す
るのと同等である。またこのように入出力クロックを直
接に比較することなく分周器13を介して長い周期の出
力に変えて比較するのは、第1図の場合には簡単に説明
したが1位相比較器15の特性上、線形な位相比較特性
範囲の両端を越えるような大きな振幅のジッタに対して
はPLL回路としてそれに追従することができなくなる
からである。
と第2のFIFO14からの同じように長い(6) 周期のクロックとを比較し、それらの位相差に相当する
出力を発する。なおこれら2つの長い周期のクロックを
位相比較することは、これらのクロックが書込みクロッ
クとしての入力クロックaと読出しクロックとしての出
力クロックCにタイミングを合わされて出力されている
ので、入力クロックaと出力クロックCの位相を比較す
るのと同等である。またこのように入出力クロックを直
接に比較することなく分周器13を介して長い周期の出
力に変えて比較するのは、第1図の場合には簡単に説明
したが1位相比較器15の特性上、線形な位相比較特性
範囲の両端を越えるような大きな振幅のジッタに対して
はPLL回路としてそれに追従することができなくなる
からである。
以上のようにして位相比較器15から出力された位相差
相当電圧は、入力クロックaに含まれるジッタ周波数成
分が反映されているので、ロー・母スフィルタ16でノ
ック周波数成分を除去され。
相当電圧は、入力クロックaに含まれるジッタ周波数成
分が反映されているので、ロー・母スフィルタ16でノ
ック周波数成分を除去され。
電圧制御発振器17に入力してそのパルス発振周波数を
前記の位相差相当電圧がゼロに近付くように制御する。
前記の位相差相当電圧がゼロに近付くように制御する。
この電圧制御発振器17の出力を読出しクロックとして
の出力クロックCとすれば。
の出力クロックCとすれば。
回路全体としてPLL系を構成することとなり、入力デ
ータbおよび入力クロックaに含まれるノックは出力デ
ータdおよび出力クロ、りCにおいて抑圧されている。
ータbおよび入力クロックaに含まれるノックは出力デ
ータdおよび出力クロ、りCにおいて抑圧されている。
上記の第2図の回路において、第1および第247)
PIF’012と14はいずれも16個のフリップフロ
ップを必要とし、又分周回路15は4個のフリップフロ
ツノを用いているので2合計従来より12個少々い36
個のフリップフロップで第1図における従来回路(48
個必要)と同じ機能を果すことができる。なおFIFO
が8個のレジスタを有するときは従来の24個に対し1
9個のフリップフロップを必要とするので効果は少ない
が、逆にFIFOが32個のレジスタを有するときは従
来の96個に対して69個とその効果は大きくなる。
PIF’012と14はいずれも16個のフリップフロ
ップを必要とし、又分周回路15は4個のフリップフロ
ツノを用いているので2合計従来より12個少々い36
個のフリップフロップで第1図における従来回路(48
個必要)と同じ機能を果すことができる。なおFIFO
が8個のレジスタを有するときは従来の24個に対し1
9個のフリップフロップを必要とするので効果は少ない
が、逆にFIFOが32個のレジスタを有するときは従
来の96個に対して69個とその効果は大きくなる。
すなわちバッファメモリとしての数が大であるほど本発
明の効果は大きくなる。
明の効果は大きくなる。
第1図は従来のフッタ抑圧用PLL回路のブロック図、
第2図は本発明の一実施例の構成を示したブロック図で
ある。 記号の説明:11はフリツノフロップ、12は第1の先
入れ先出しくFIFO)回路、13は分周器。 14は第2のFIFO回路、15は位相比較器、16は
ロー・ぞスフィルタ、17は電圧制御発振器、aは入力
クロック、bは入力データ、Cは出力クロック、dは出
力データをそれぞれあられしている。 (9)
第2図は本発明の一実施例の構成を示したブロック図で
ある。 記号の説明:11はフリツノフロップ、12は第1の先
入れ先出しくFIFO)回路、13は分周器。 14は第2のFIFO回路、15は位相比較器、16は
ロー・ぞスフィルタ、17は電圧制御発振器、aは入力
クロック、bは入力データ、Cは出力クロック、dは出
力データをそれぞれあられしている。 (9)
Claims (1)
- 【特許請求の範囲】 1、 入力クロックによシ入カデータを入力し。 出力クロックにより出力データを発する第1の先入れ先
出し回路と、前記入力クロックを所望の分周比で分周し
て第1の長い周期のクロックを発する分周回路と、前記
入力クロックにより前記長い周期のクロックを入力し、
前記出力クロックによシ第2の長い周期のクロックを発
する第2の先入較器と、出力された位相差相当電圧を入
力し1発振周波数を前記位相差電圧がゼロ近付くように
変化させて前記出力クロックを出力する電圧制御発振器
とを含むジッタ抑圧用位相制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56106244A JPS589455A (ja) | 1981-07-09 | 1981-07-09 | ジツタ抑圧用位相制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56106244A JPS589455A (ja) | 1981-07-09 | 1981-07-09 | ジツタ抑圧用位相制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS589455A true JPS589455A (ja) | 1983-01-19 |
Family
ID=14428694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56106244A Pending JPS589455A (ja) | 1981-07-09 | 1981-07-09 | ジツタ抑圧用位相制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS589455A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61273036A (ja) * | 1985-05-28 | 1986-12-03 | Mitsubishi Electric Corp | Pcm信号多重化伝送装置 |
JPS62154929A (ja) * | 1985-12-27 | 1987-07-09 | Nec Corp | 受信デイスタツフ回路 |
-
1981
- 1981-07-09 JP JP56106244A patent/JPS589455A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61273036A (ja) * | 1985-05-28 | 1986-12-03 | Mitsubishi Electric Corp | Pcm信号多重化伝送装置 |
JPS62154929A (ja) * | 1985-12-27 | 1987-07-09 | Nec Corp | 受信デイスタツフ回路 |
JP2580564B2 (ja) * | 1985-12-27 | 1997-02-12 | 日本電気株式会社 | 受信デイスタツフ回路 |
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