JPS59136827A - クロツク制御回路 - Google Patents
クロツク制御回路Info
- Publication number
- JPS59136827A JPS59136827A JP58010732A JP1073283A JPS59136827A JP S59136827 A JPS59136827 A JP S59136827A JP 58010732 A JP58010732 A JP 58010732A JP 1073283 A JP1073283 A JP 1073283A JP S59136827 A JPS59136827 A JP S59136827A
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- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- signal
- phase
- clock
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｌクロック制御回路に関する。
第１図に示すように、信号線群１０を介して与えられる
並列データを書込用クロック信号に応答して書込用バッ
ファ１３に書込み、さらに、この書込用バッファ１３か
ら信号線群１，１を介して与えられ読出用バッファ１４
に書き込まれた並列データを読出用クロック信号に応答
して信号線群１２に読み出すときの前記書込用クロック
信号および読出用クロック信号の端子８および端子９へ
の供給は、従来、第２図に示すような回路を使用して行
なっている。
並列データを書込用クロック信号に応答して書込用バッ
ファ１３に書込み、さらに、この書込用バッファ１３か
ら信号線群１，１を介して与えられ読出用バッファ１４
に書き込まれた並列データを読出用クロック信号に応答
して信号線群１２に読み出すときの前記書込用クロック
信号および読出用クロック信号の端子８および端子９へ
の供給は、従来、第２図に示すような回路を使用して行
なっている。
第２図はＰ Ｌ Ｏ（Ｐｈａｓｅ Ｌｏｃｋｅｄ ０ｓ
ｃｉｌｌａｔｏｒ ）を用いた従来のクロック制御回路
を示すブロック図である。従＊回路は、書込用クロック
入力端子１と、この入力端子１と接続された分局器２と
、この分局器２と接続された位相比較器３．この比較器
３と接続された低域Ｆ波器４と、このＦ波器４と接続さ
れた電圧制御発振器ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒ
ｏｌｌｅｄ ０ｓｃｉｌｌａｔｏｒ ） ５と、この
ＶＣＯ５と接続された遅延器７と、ＶＣＯ５と比較器３
との間に接続された分局器６と、遅延器７と接続された
読出用クロック出力端子９とから構成されている。クロ
ック源から供給される書込用クロック信号は端子１およ
び分周器２を、また、ＶＣＯ５の出力信号は分局器６を
それぞれ介して位相比較器３に入力され、両信号間の位
相差に比例する出力が位相比較器３の出力として得られ
る。この出力は、低域症波器４により高周波成分を除去
されてＶＣＯ５の制御入力となる。ＶＣＯ５の出力は遅
延器７によυ適当な時間だけ遅延されて読出用クロック
信号として端子８から出力される。
ｃｉｌｌａｔｏｒ ）を用いた従来のクロック制御回路
を示すブロック図である。従＊回路は、書込用クロック
入力端子１と、この入力端子１と接続された分局器２と
、この分局器２と接続された位相比較器３．この比較器
３と接続された低域Ｆ波器４と、このＦ波器４と接続さ
れた電圧制御発振器ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒ
ｏｌｌｅｄ ０ｓｃｉｌｌａｔｏｒ ） ５と、この
ＶＣＯ５と接続された遅延器７と、ＶＣＯ５と比較器３
との間に接続された分局器６と、遅延器７と接続された
読出用クロック出力端子９とから構成されている。クロ
ック源から供給される書込用クロック信号は端子１およ
び分周器２を、また、ＶＣＯ５の出力信号は分局器６を
それぞれ介して位相比較器３に入力され、両信号間の位
相差に比例する出力が位相比較器３の出力として得られ
る。この出力は、低域症波器４により高周波成分を除去
されてＶＣＯ５の制御入力となる。ＶＣＯ５の出力は遅
延器７によυ適当な時間だけ遅延されて読出用クロック
信号として端子８から出力される。
すなわち、読出用クロック信号と書込用クロック信号と
の間には遅延器７によって定まる定常位相差が常に存在
するため、両クロック信号の衝突（両信号がほぼ同相に
なる現象）を防げる。
の間には遅延器７によって定まる定常位相差が常に存在
するため、両クロック信号の衝突（両信号がほぼ同相に
なる現象）を防げる。
しかしながら、このような構成の従来回路は構成が複雑
で使用する部品数が多いという欠点がある。
で使用する部品数が多いという欠点がある。
本発明の目的は上述の欠点を除去したクロック制御回路
を提供することにある。
を提供することにある。
本発明の回路は、予め定めた値以上の位相差を持つ第１
および第２のクロック信号を出力するクロック制御回路
において、２つの入力端子のうちの一方に前記第１のク
ロック信号が与えられ該２つの入力端子に与えられる信
号間の位相差を計数する計数手段と、第３のクロック信
号が与えられ該第３のクロック信号を同相で出力する同
相出力動作および逆相で出力する逆相出力動作を前記計
数手段の計数値が予め定めた値に達する毎に交互に行な
い出力を前記第２のクロック信号とするとともに前記計
数手段の２つの入力端子のうちの他方に供給する反転手
段とを備えている。
および第２のクロック信号を出力するクロック制御回路
において、２つの入力端子のうちの一方に前記第１のク
ロック信号が与えられ該２つの入力端子に与えられる信
号間の位相差を計数する計数手段と、第３のクロック信
号が与えられ該第３のクロック信号を同相で出力する同
相出力動作および逆相で出力する逆相出力動作を前記計
数手段の計数値が予め定めた値に達する毎に交互に行な
い出力を前記第２のクロック信号とするとともに前記計
数手段の２つの入力端子のうちの他方に供給する反転手
段とを備えている。
次に本発明について図面を参照して詳細に説明する。
第３図は本発明の一実施例を示すブロック図である。
図において、本実施例は、第１のクロック源から書込用
クロック信号が与えられる端子１８と、２つの入力端子
のうちの一方に前記書込用クロック信号が与えられこれ
ら２つの入力端子に与えられる２つの信号間の位相差を
計数する計数回路１５と、計数回路１５からの計数出力
２０と予め与えられた定数２１とを比較し両者が等しく
なったとき一致信号を出力する比較器１６と、第２のク
ロック源から第１の読出用クロック信号が与えられる端
子１９と、この第１の読出用クロックが与えられ第１の
読出用クロック信号を同相で出力する同相出力動作およ
び逆相で出力する逆相出力動作を前記一致信号が出力さ
れる毎に交互に行ない出力を第２の読出用クロックとす
るとともに計数回路１５０２つの入力端子のうちの他方
に供給する反転回路１７とから構成される。
クロック信号が与えられる端子１８と、２つの入力端子
のうちの一方に前記書込用クロック信号が与えられこれ
ら２つの入力端子に与えられる２つの信号間の位相差を
計数する計数回路１５と、計数回路１５からの計数出力
２０と予め与えられた定数２１とを比較し両者が等しく
なったとき一致信号を出力する比較器１６と、第２のク
ロック源から第１の読出用クロック信号が与えられる端
子１９と、この第１の読出用クロックが与えられ第１の
読出用クロック信号を同相で出力する同相出力動作およ
び逆相で出力する逆相出力動作を前記一致信号が出力さ
れる毎に交互に行ない出力を第２の読出用クロックとす
るとともに計数回路１５０２つの入力端子のうちの他方
に供給する反転回路１７とから構成される。
第４図は反転回路１７の一例を示す回路図である。この
反転回路は、フリップフロップ２３と排他的論理和回路
２４とから構成され、端子２２から一致信号が与えられ
る毎にフリップフロップの出力が反転する。
反転回路は、フリップフロップ２３と排他的論理和回路
２４とから構成され、端子２２から一致信号が与えられ
る毎にフリップフロップの出力が反転する。
次に第５図（ａ）〜（ｄ）およ・び第６図（ａ）〜（ｅ
）のタイミングチャー、トを参照して本実施例の動作を
説明する。第５図（ａ） 、 Ｃｂ）および（Ｃ）はそ
れぞれ書込用クロック信号、第１の読出用クロック信号
および第２の読出用クロック信号を示し、第５図（ｄＬ
は計数回路２０の計数値である。針数回路２０は書込用
クロック信号と第２の読出用クロック信号が同相のとき
のみ歩進を行ない、両者が逆相のとき初期化される。第
５図（ａ）〜（Ｃ）は第２の読出用および書込用クロッ
ク間に十分な位相差がある正常な場合を示している。
）のタイミングチャー、トを参照して本実施例の動作を
説明する。第５図（ａ） 、 Ｃｂ）および（Ｃ）はそ
れぞれ書込用クロック信号、第１の読出用クロック信号
および第２の読出用クロック信号を示し、第５図（ｄＬ
は計数回路２０の計数値である。針数回路２０は書込用
クロック信号と第２の読出用クロック信号が同相のとき
のみ歩進を行ない、両者が逆相のとき初期化される。第
５図（ａ）〜（Ｃ）は第２の読出用および書込用クロッ
ク間に十分な位相差がある正常な場合を示している。
第６図（ａ） 、 （ｂ）および（Ｃ）はそれぞれ書込
用クロック信号、第１の読出用クロック信号および第２
の読出用クロック信号を示し、同図（ｄ）および（ｅ）
はそれぞれ計数回路２０の計数値および比較器１６の出
力を示す。今、比較器１６に予め設定された定数を８と
すると、時刻ｔ１において、計数値が８になるので、比
較器１６から一致パルス信号が出力され、この結果、第
１の読出用クロック信号の反転信号を第２の読出用クロ
ック信号として出力するようになり、第２の読出用クロ
ック信号と書込用クロック信号との位相差は犬きくなシ
正常となる。
用クロック信号、第１の読出用クロック信号および第２
の読出用クロック信号を示し、同図（ｄ）および（ｅ）
はそれぞれ計数回路２０の計数値および比較器１６の出
力を示す。今、比較器１６に予め設定された定数を８と
すると、時刻ｔ１において、計数値が８になるので、比
較器１６から一致パルス信号が出力され、この結果、第
１の読出用クロック信号の反転信号を第２の読出用クロ
ック信号として出力するようになり、第２の読出用クロ
ック信号と書込用クロック信号との位相差は犬きくなシ
正常となる。
以上、本発明には、２つのクロック信号間の位相差制御
を少数の集積回路を用いて簡易に実現できるという効果
がある。
を少数の集積回路を用いて簡易に実現できるという効果
がある。
第１図は読出および書込バッファを示すブロック図、第
２図は従来回路を示すブロック図、第３図は本発明の一
実施例を示すブロック図、第４図は反転回路を示す回路
図、第５図（ａｌ〜（ｄ）および第６図（ａ）〜（ｅｌ
は本実施例の動作を説明するためのタイミングチャート
である。 図において、８，９．１８，１９．２２・・・・・・端
子、１５・・・・・・計数回路、１６・・・・・・比較
器、１７・・・・・・反転回路、２３・・・・・・フリ
ップフロッグ、２４・・・・・・排他的論理和回路。
２図は従来回路を示すブロック図、第３図は本発明の一
実施例を示すブロック図、第４図は反転回路を示す回路
図、第５図（ａｌ〜（ｄ）および第６図（ａ）〜（ｅｌ
は本実施例の動作を説明するためのタイミングチャート
である。 図において、８，９．１８，１９．２２・・・・・・端
子、１５・・・・・・計数回路、１６・・・・・・比較
器、１７・・・・・・反転回路、２３・・・・・・フリ
ップフロッグ、２４・・・・・・排他的論理和回路。
Claims (1)
- 予め定めた値以上の位相差を持つ第１および第２のクロ
ック信号を出力するクロック制御回路において、２つの
入力端子のうちの一方に前記第１のクロック信号が与え
られ該２つの入力端子に与えられる信号間の位相差を計
数する計数手段と、第３のクロック信号が与えられ該第
３のクロック信号を同相で出力する同相出力動作および
逆相で出力する逆相出力動作を前記計数手段の計数値が
予め定めた値に達する毎に交互に行ない出力を前記第２
のクロック信号とするとともに前記ｌｔ計数手段２つの
入力端子のうちの他方に供給する反転手段とを備えたこ
とを特徴とするクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010732A JPS59136827A (ja) | 1983-01-26 | 1983-01-26 | クロツク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010732A JPS59136827A (ja) | 1983-01-26 | 1983-01-26 | クロツク制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59136827A true JPS59136827A (ja) | 1984-08-06 |
| JPH0234052B2 JPH0234052B2 (ja) | 1990-08-01 |
Family
ID=11758462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58010732A Granted JPS59136827A (ja) | 1983-01-26 | 1983-01-26 | クロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136827A (ja) |
-
1983
- 1983-01-26 JP JP58010732A patent/JPS59136827A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234052B2 (ja) | 1990-08-01 |
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