JPS6019689B2 - 分周装置 - Google Patents

Description

【発明の詳細な説明】

本発明はある信号Ａを小数点以下をも含む分周比Ｒ＝Ｑ
十３（Ｑは正の整数、０＜８＜１で分周する装置に関す
るものである。 今、分周比Ｒの小数部Ｂが８＝１／ｋ（ｋ，１は正の整
数、ｋ＞１）であるとすると、分周比ＲはＲ＝（Ｑ・ｋ
十１）／ｋとなる。 従釆、この様なＲで信号Ａを分周する場合、信号Ａをｋ
倍してｋ倍の周波数の信号を作成し、この信号を分周器
でＱ・ｋ＋１分周すると言う様な回路で構成されている
。この場合ｋの値が大きいと、信号Ａをｋ倍する回路が
複雑となり、また、信号Ａの周波数が高く、ｋの値が大
きいと、分周器の取扱う信号の周波数が非常に高くなる
欠点がある。本発明は信号Ａを正確にＲ分周した信号に
比べて一定範囲内の位相誤差を認めることにより、信号
Ａの周波数を上げることなく、回路構成が容易で純ディ
ジタル的に信号を処理出来る分周回路を提供するもので
ある。 以下、第１図に示す一実施例によって本発明を詳細に説
明する。 同図において、１は入力端子、２は分周器、３は出力端
子、４はカウンタ、５はメモリ、６はメモリ、７は加算
器である。信号Ａを分周する分周比ＲはＲ＝Ｑ＋１／ｋ
（Ｑ，１，ｋは正の整数、１＞ｋ）であるとすると、メ
モリ６にはＲの整数部ばを記憶しておく。メモリ５は０
番地からｋ−１番地まであり、各番地に０あるいは１を
記憶しておく。メモＩＪ５の各番地に記億る値はｋと１
によって定め、〕ｋ・ｉ／１〔一１（ｉは１から１まで
の整数）番地にそれぞれ１を、その他の番地には０を記
憶する。（ここで〕Ｚ〔はＺ以上の最小の整数を表わす
。）例えばｋ＝１０，１＝３である場合に、前述の〕ｋ
・ｉ／１〔一１（１≦ｉ≦１）の式により、〕１０・ｉ
／３〔一１（ｉ＝１，２，３）番地、すなわち〕１０・
１／３〔一１＝３，〕１０・２／３〔一１＝６，〕１０
・３／３〔一１＝９地に１、その他の番地に０を記憶す
ることになり、メモリ５のｉ番地の内容Ｍ（ｉ）（○≦
ｊ≦９）はＭ（０）＝○，Ｍ

【１１＝○，Ｍ【２｝＝０
，Ｍ｛３１＝１，Ｍ｛４｝＝０，Ｍ■＝０，Ｍ■＝１，
Ｍ（７）＝０，Ｍ（８１＝０，Ｍ■＝１となる。分周器
２は入力端子１から入力信号Ａを加算器７からの出力値
に応じて分周し、信号を作成する。この信号Ｂは出力端
子３から出力されると同時にカウンタ４に入力される。
カウンタ４は信号Ｂを０からｋ一１まで順にカウントし
、ｋ−１までカウントすると０にもどり、またｋ−１ま
でカウントするカウンタである。カゥンタ４の内容はメ
モリ５に力され、メモリ５はカウンタ４の内容ｘによっ
て、ｘ番地の内容Ｍ（ｘ）を加算器７に出力する。加算
器７はメモリ５からの出力（０または１）とメモリ６の
内容Ｑを加算して、分周器２の分周比を定める。また、
分周器２は信号Ｂを出力すると加算器７の出力値を読み
こみ、次の分周比を決める。この動作を繰り返し行なう
と、出力端子３からは信号ＡをＱあるいはＱ＋１分周し
た信号が出力される。例えば、Ｑ＝９，ｋ＝１０，１＝
３であるとすると、信号Ａの分周比は順に９，９，９，
１０，９，９，１０，９，９，１０と定まり、この分周
比が繰り返し用いられるから、出力端子３からは信号Ａ
を順に９，９，９，１０，９，９，１０，９，９，１０
分周した信号（第２図のＢ）がくり返し出力される。 以上述べたように本実施例においては、信号ＡをＲ＝Ｑ
＋】／ｋ分周する際、１からｋ回目までのｋ回の分周比
をあらかじめ定めておき、その分周比としては、〕ｋノ
ー〔，〕２ｋノー〔，……，〕１・ｋ／１〔回目の分周
比はＱ十１、その他の場合はＱであるとし、この分周比
を繰り返し用いている。 これは通常信号をＱ分周し、Ｒの小数部１／ｋの累積が
１を超えるごとにＱ十１分周し、累積分を補正している
ことになる。従って信号Ｂは、信号Ａを正確にＲ分周し
た信号に比べて、ｋ回目の分周ごとに位相が正しく一致
し、その他の場合は最大信号Ａの１ビット以内の位相ジ
ッタを持つ信号となり、信号Ａの周期をＴ，とすると、
信号Ｂの位相ジッタは（Ｔ，／ＲＴ，）×３６０＝３６
０／Ｒ度となる。作成された信号の位相ジッタが最大３
６０／Ｒ度であることを許容すると、本発明の分周装置
により、小数点以下を含むＲで分周する回路を容易に構
成出来る。０ 次に分周比Ｒの小数部８が８＝ｙ／２ｎ
（ｎは正の整数、０＜ｙ＜２ｎ）で表現された場合の一
実施例を第３図に示す。 同図において、８は入力端子、９は分周器、１０は出力
端子、１１はカウンタ、１２はメモリ、１３，〜１３ｍ
はゲート回タ路、１４はＯＲゲート、１５はメモリ、１
６は加算器である。第４図はゲート回路１３ｉの詳しい
内容を示している。すなわち、端子ａ，ｂ，ｃがすべて
１の時に端子ｄから１が出力され、端子ａ，ｂ，ｃのう
ち少なくとも１つが０であれば端０子ｄからは０が出力
される。また、端子ａが０で端子ｃが１の時のみ端子ｅ
から１が出力される。メモリ１５には分周比Ｒ＝ｙ／２
ｎの整数部Ｑを記憶している。メモリ１２はｙを２進数
の値で記憶している。カウンタ１１‘ま分周器９の出力
信号タＦを０から２ｎ−１まで順にカウントし、２ｎ−
１までカウントすると０にもどり、また２ｎ‐１までカ
ウントするカウンタであり、カウントした値を２進数で
端子Ｗｏ〜Ｗｎ‐，に出力する。メモリ１２の内容ｙ、
カウンタ１１の内容×をひｙこＭげ１２ｎ−１十Ｍｎ−
２／２ル２十……十Ｍｉ２十……十Ｍ。 汐×＝ＶＶｎ‐，２ｎ‐１十ＶＶｎ‐，２ｎ‐２十……
十Ｗｉ２十……十Ｗ。 Ｚ（但し、Ｍｉ，Ｗｉは０または１）の形で表わす夕と
、ゲート回路１ ３，は、Ｍｎ‐，＝１で、Ｗｏ＝１、
すなわちカウンタの内容が×〒２ｈ＋１（奇数）の時に
ＯＲゲート１４１こ出力信号１を出力し、Ｗｏ＝０の時
にゲート回路１３２ に出力信号１を出力する。 ゲート回路１３２ は、Ｍｎ‐２＝１０で、Ｗ，＝１，
Ｗｏ＝０、すなわちカウンタの内容がＸ＝４ｍ＋２の時
にＯＲゲート１ ４に出力信号１を出力し、Ｗｏ＝Ｗ，
＝０の時にゲート回路１３３に出力信号１を出力する。
以下、同様に、ゲート回路１３ｉは、Ｍｎ‐Ｆ１で、Ｗ
ｉ‐，＝１，Ｗｏ＝・・・・・・＝Ｗｉ‐２＝０，すな
わちカウソタの内容がＸ＝２１・ｍ十２日の時にＯＲゲ
ート１４に出力信号１を出力し、Ｗｏ＝Ｗ．＝……＝Ｗ
ｉ‐，＝０の時にゲ−ト回路１３ｉ十，に出力信号１を
出力する。そして、ゲート回路１３ｎは鳩：１でＷｎ−
，＝１，Ｗｏ：……＝Ｗｎ‐２＝０、すなわちカウンタ
の内容がＸ＝２ｎ‐１の時にＯＲゲート１４に力信号１
を出力する。ＯＲゲート１４はゲート回路１３，〜１３
ｎの出力信号のＯＲをとり、入力信号の１つでも１であ
れば出力信号１を入力信号がすべて０であれば出力信号
０を出力する。加算器１６はメモリ１５の内容ＱとＯＲ
ゲート１４の出力（１または０）を加算して、Ｑまたは
Ｑ＋１を出力する。分筒器９は入力端子８からの入力信
号Ｅを加算器１６からの出力値（ｑあるいはＱ＋１）に
応じて分周し信号Ｆを出力する。同時に加算器１６の出
力値を読みこみ、次の分周比を定める。この信号Ｆはカ
ウン夕１１に入力され、出力端子１０から出力される。
この動作によって、出力端子１０から信号ＥをＱあるい
はＱ十１分周した信号が得られる。例えば、Ｑ＝９，ｎ
＝３，ｙ＝３であるとすると、信号Ｅの分周比は順に、
９，９，１０，９，１０，９，１０，９と定まり、この
分周比を繰り返し用いられるから、出力端子１０からは
信号Ｂを順に９，９，１０，９，１０，９，１０，９分
周した信号（第５図のＦ）が得られる。本実施例におい
ては、信号ＥをＲ＝Ｑ＋ｙ／２ｎ分周する際Ｑあるいは
Ｑ＋１分周し、Ｑ十１分周する時点を次のように決めて
いる。 すなわち、ｙがこの指数秦の場合、例えば、ｙ＝ぞ＝１
の時、カウンタ１１の内容が２ｎ・ｍ十２‐１の時点で
ゲート回路１３の端子ｄが１を出力し、その時にメモリ
ー５の内容と加算されてＱ十１分周される。ｙ＝公＝２
の時、カウンター１の内容が２ｎ‐１・ｍ＋２ｎ‐２の
時点でゲート回路１３ｎ‐，の端子ｄが１を出力し、そ
の時Ｑ＋１分周される。同機に、ｙ＝２Ｍの時、カウン
タ１ １の内容が２ｈ＋１の時点でゲート回路１３・の
端子ｄが１を出力し、その時Ｑ＋１分周される。すなわ
ち、一般に、ｙこ２Ｍの時、カウンタの内容が２ｉ・ｍ
十２１‐１の時点でゲート回路１３ｉの端子ｄが１を出
力し、その時メモリ１５と内容と加算されてＱ＋１分周
される。次に、ッが２の指数案でない場合、ｙの値を２
の指数実の和の形に展開し、上記したような各指数秦の
場合の時点を重ね合わせてＱ十１分周される。すなわち
、ｙ＝３の時、ｙ＝ぞ十〆とし、上記の説明からわかる
ように、カウンタ１１の内容が２ｎ‐１・ｍ十２ｎ−２
の時点と２ｎ・ｍ＋２ｎ−１の時点で、ゲート回路１３
Ｍと同１３ｎの端子ｄが１を出力し、それぞれの時点で
Ｑ＋１分濁される。分周比がＲ＝Ｑ＋ｙ／２ｎで与えら
れ、分周した信号に一定内の位相ジッ夕があることを許
容すると上記のような簡単な回路構成でＲ分周した信号
を作成できる。 本実施例のような分周装置によれば、分周比を変化させ
たい場合、分周比の値Ｑおよびｙを記憶しているメモリ
１５とメモリ１２の内容を書きかえるだけで容易に行な
うことができる。 またｎが大きくなったとしても、カウンタ１１、メモリ
１２のビット数及びゲート回路１３ｉの回路を増加させ
るだけで簡単に拡張ができる。以上のように本発明にお
いては小数点以下をも含む分周において整数分周と１分
周相違する分周を適当な比率で繰り返すことによってあ
る所定の期間内においては小数点を含む分周と同じ効果
を出すものである。 これによって分周器で取り扱う周波数を高くしないでよ
いので簡単な構成になる。また、メモリ等に記憶される
分周比の値Ｑおよびｙを変えるだけで、全体の回路構成
を変更することなく、分周を行なうことができる。

【図面の簡単な説明】

第１図は本発明の分周装置の一実施例を示すブロック図
、第２図は第１図の実施例で得られる信号波形図、第３
図は分周比の小数部がｙ／２ｎ（ｈ，ｙは正の整数、０
＜ｙ＜２ｎ）で与えられた場合の一実施例を示すブロッ
ク図、第４図は第３図のゲート回路１３ｉの詳細図、第
５図は第３図の実施例で得られる信号波形図である。 １・・・・・・入力端子、２・・・・・・分周器、３・
・・・・・出力端子、４……カウンタ、６，６……メモ
リ、７……加算器。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 信号Ａを分周する分周比Ｒ＝α＋β（αは正の整数
   、０＜β＜１）が与えられた場合、信号Ａを分周する分
   周器と、前記分周器の出力をカウントするカウンタと、
   前記分周比の整数部αを記憶する手段と、前記分周比の
   小数部βと前記カウンタの内容に応じて前記分周器の分
   周比を制御する手段と、前記制御する手段の内容と前記
   記憶す手段の内容を加算する手段と、前記加算する手段
   の出力を前記分周器に加えて、分周比をαまたはα＋１
   に制御する手段とを備えたことを特徴とする分周装置。 ２ 信号Ａを分周する分周比ＲがＲ＝α＋γ／２＾ｎ（
   α，ｎは正の整数、γは０＜γ＜２＾ｎの整数）の形で
   表現される場合、加算する手段の出力を分周器に加えて
   、前記分周器の分周比をαまたはα＋１に制御する手段
   として、γが２の指数系の場合について分周器の分周比
   αまたはα＋１に制御するタイミングを定め、γが２の
   指数乗でない場合は、γを２の指数乗の和の形に展開し
   ２の指数乗の場合の分周比αまたはα＋１を制御するタ
   イミングを組合せる手段からなる特許請求の範囲第１項
   記載の分周装置。