JP2634425B2 - 音程変調回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はカット＆スプライス法を用いて音信号の音程
を変調出力する音程変調回路の改良に関する。

［従来の技術］ 従来より、カット＆スプライス法を用いた音程変調回
路が知られている。この音程変調回路は、入力された音
信号を書込アドレスに従って順次記憶し読出アドレスに
従って順次出力するメモリを有し、前記書込および読出
アドレスのアドレス切換速度比を制御することにより、
入力された音信号の音程を高いほうにも低いほうにも変
調出力する。

しかし、このようなカット＆スプライス法を用いた従
来の音程変調回路は、簡単な回路で音程を変調すること
ができる反面、音程を低いほうに変調出力する場合に比
べ、音程を高いほうに変調する場合の変調度分解能が低
いという問題があった。

第５図には、カット＆スプライス法を用いた従来の音
程変調回路の一例が示されており、この従来の回路は、
書込アドレスを出力する第１のアドレスカウンタ12A
と、読出アドレスを出力する第２のアドレスカウンタ12
Bと、カウンタ12A、12Bの出力を交互に切換えてメモリ1
0へ向け出力する切換器14とを含む。

そして、アンプ16Aを介して入力される音信号100は、
A/D変換器18Aによりデジタル信号に変換されメモリ10へ
入力される。入力された音信号は、第１のアドレスカウ
ンタ12Aから出力される書込アドレスに従ってメモリ10
の所定メモリエリアへ順次書込記憶される。

また、メモリ10に書込まれた信号は、第２のアドレス
カウンタ12Bから出力される読出アドレスに従って順次
読出され、D/A変換器18Bを用いてアナログ信号に変換さ
れた後、アンプ16Bを介して出力される。

第６図には、前記メモリ10のメモリマップの一例が示
されており、前記各アドレスカウンタ12A、12Bは、アド
レスを「０」から「ｎ」へ向け順次指定し、アドレスが
「ｎ」に達すると、再度「０」からアドレスを順次指定
するよう形成されている。

従って、書込および読出の両カウンタ12A、12Bから出
力されるアドレスの切替速度比が１のとき、すなわち両
カウント値がインクリメントされるスピードが同じ場合
には、入力された音信号がそのまま同じ音程で出力され
ることになる。

また、アドレスカウンタ12Aから出力される書込アド
レスのインクリメント速度が、アドレスカウンタ12Bか
ら出力される読出アドレスのインクリメント速度より速
い場合には、入力された音信号100は低い音程に変調さ
れ、出力されることになる。これは、たとえば書込アド
レスが0,1,2,3,4…と順次インクリメントされるとき
に、読出アドレスが1/2のスピードで0,0,1,1,2,2…とイ
ンクリメントされると、入力される音信号に比べ出力さ
れる音信号の周波数が相対的に1/2に低下するためであ
る。

これとは逆に、書込アドレスのインクリメントスピー
ドが、読出アドレスのインクリイメントスピードより遅
い場合には、入力される音信号に比べ出力される音信号
の周波数が相対的に高くなり、音程が高い方に変調出力
されることになる。

このような音程の変調出力の手法は、カット＆スプラ
イス法と呼ばれている。そして、このような回路では、
前述したように各アドレスカウンタ12A、12Bのインクリ
メント速度比、すなわちアドレス切替え速度比を制御す
ることにより、入力される音信号100を任意の音程に変
調出力することができる。

このため、この音程変調回路には、基準クロックを発
振出力する発振器20と、この基準クロックをカウント出
力するカウンタ22Bと、基準クロックを分周出力する分
周器22Aと、比較器24および音程変調レベル設定回路26
とが設けられている。

そして、前記分周器22Aは、発振器20から出力される
基準クロックを1/8に分周し、その分周出力を第１のア
ドレスカウンタ12Aに向け出力している。

また、前記カウンタ22Bは、４ビットカウンタとして
形成されており、発振器20から出力される基準クロック
をカウントし、そのカウント値を比較器24へ向け出力し
ている。

また、前記音程変調レベル設定回路26は、前記４ビッ
トカウンタ22Bのカウント範囲に合わせて「１」から「1
5」の15段階に音程変調レベルを設定できるよう形成さ
れており、その設定値を４ビットの変調度デジタル信号
として比較器24へ向け出力している。

そして、比較器24は、４ビットカウンタ22Bのカウン
ト出力が、音程変調レベル設定回路26の設定値に達する
と同時に、一致パルス信号を第２のアドレスカウンタ12
Bに出力するとともに、４ビットカウンタ22Bをリセット
する。

従って、音程変調レベル設定回路26の設定値を分周器
22Aの分周周期に合わせて「８」に設定すれば、比較器2
4からは、分周器22Aと同じ周期でパルスが出力されるこ
とになる。この場合にはアドレスカウンタ12A、12Bのカ
ウント値のインクリメント速度が同じになるので、入力
された音信号100は何ら変調されることなく同じ音程で
出力されることになる。

また、音程変調レベル設定回路26の設定値を「９」よ
り高い値に設定すると、比較器24からパルスが出力され
る周期は、分周器22Aからパルスが出力される周期より
長くなる。従って、この場合には第２のアドレスカウン
タ12Bから出力される読出アドレスのインクリメント速
度が、第１のアドレスカウンタ12Aから出力される書込
アドレスのインクリメント速度より遅くなるので音信号
は低い音程に変調出力されることとなる。

このため、例えば音程レベル設定回路26の設定値を
「15」に設定すると、読出アドレスのインクリメント速
度は、書込アドレスのインクリメント速度の約1/2とな
るため、入力される音信号100に比べ出力される音110の
周波数も約1/2まで低下し、音信号を１オクターブには
達しないがそれに近い低い音に変調出力することができ
る。

また、これとは逆に、音程変調レベル設定回路26の設
定値を「７」以下の値に設定すると、比較器24からパル
スが出力される周期は、分周器22Aからパルスが出力さ
れる周期より短くなる。従って、この場合には第３のア
ドレスカウンタ12Bから出力される読出しアドレスのイ
ンクリメント速度が、第１のアドレスカウンタ12Aから
出力される書込みアドレスのインクリメント速度より速
くなるので音信号は高い音程に変調出力されることにな
る。

たとえば、音程変調レベル設定回路26の設定値を
「４」に設定すると、読出アドレスのインクリメント速
度は、書込アドレスのインクリメント速度の２倍となる
ため、入力される音信号100の周波数に比べて出力され
る音信号110の周波数が２倍となり、音信号を１オクタ
ーブ高い音に変調出力することができる。

［発明が解決しようとする問題点］ このように、従来の音程変調回路は、音程変調レベル
設定回路26の設定値を「15」に設定すると、音信号を１
オクターブには達しないが、それに近い低い音に変調出
力することができる。このことは、第７図に示すよう
に、音程を低いほうに変調する場合には１オクターブあ
たり８段階の変調度分解能を有することを意味する。

また、従来の音程変調回路は、音声レベル設定回路26
の設定値を「４」に設定すると、音信号を１オクターブ
高い音に変調出力することができる。このことは、第７
図に示すように、音程を高いほうに変調出力する場合に
は、１オクターブあたり４段階の変調度分解能しか発揮
できないことを意味する。

このように、従来の音程変調回路は、音程を低いほう
に変調する場合には比較的高い変調度分解能を有する
が、音程を高いほうに変調する場合には、１オクターブ
あたりの変調度分解能が1/2程度に低下してしまい、変
調度の調製が極めてラフになってしまうという問題があ
った。

［発明の目的］ 本発明は、このような従来の課題に鑑みなされたもの
であり、その目的は、音程を低いほうに変調する場合で
も高いほうに変調する場合でも、高い変調度分解能を有
する音程変調回路を提供することにある。

［問題点を解決するための手段］ 前記目的を達成するため、本発明は、 入力された音信号を、書込アドレスに従って順次記憶
し読出アドレスに従って順次出力するメモリを有し、前
記書込アドレスおよび読出アドレスのアドレス切替速度
比を制御することにより、入力された音信号の音程を変
調して出力する音程変調回路において、 クロック信号を出力する発振器と、 クロック信号を所定分周基準値に基づき分周出力する
第１の分周回路と、 この分周回路の出力に基づき第１のアドレス信号を出
力する第１のアドレスカウンタと、 任意の音程変調レベルが設定され、設定されたレベル
に従って変調度デジタル信号を出力する音程変調レベル
設定回路と、 音程を低いほうに変調する場合には、変調度デジタル
信号をそのまま分周基準値として用いクロック信号を分
周し、また音程を高いほうに変調する場合には、変調度
デジタル信号の補数を分周基準値として用いクロック信
号を分周する第２の分周回路と、 前記第２の分周回路の出力に基づき第２のアドレス信
号を出力する第２のアドレスカウンタと、 音程を低いほうに変調する場合には、第２のアドレス
信号を読出アドレス、第１のアドレス信号を書込アドレ
スとしてメモリへ向け出力し、また音程を高いほうに変
調する場合には、第１のアドレス信号を読出アドレス、
第２のアドレス信号を書込アドレスとしてメモリへ向け
出力するように制御する制御回路と、 を含み、高い変調度分解能をもって音程を低いほうにも
高いほうにも変調することを特徴とする。

［作用］ 本発明において、第１の分周回路と同じ周期で第２の
分周回路から分周信号が出力されるよう、音程変調レベ
ル設定回路の音程変調レベルを設定すると、第１および
第２のアドレスカウンタから出力される各アドレス信号
は同じインクリメント速度となる。これにより、入力さ
れた音信号は、同じ音程でそのまま出力されることにな
る。

また、音程を低いほうに変調出力するよう音程変調レ
ベルを設定すると、音程変調レベル設定回路から出力さ
れる変調度デジタル信号はそのまま分周基準値として用
いられる。そして、従来装置と同様に、第２の分周回路
の第１のアドレスカウンタからは書込アドレス、第２の
アドレスカウンタからは読出アドレスが出力され、メモ
リに対する音信号の書込および読出が行われる。

このようにして、本発明によれば、音程を高い変調度
分解能をもって低いほうに変調出力することができる。

また、音程を高いほうに変調出力するよう音程変調レ
ベルを設定すると、音程変調レベル設定回路から出力さ
れる変調度デジタルの信号の補数が第２の分周回路の分
周基準として用いられる。また第１のアドレスカウンタ
の出力が読出アドレス、第２のアドレスカウンタの出力
が書込アドレスとして用いられ、メモリに対する音信号
の書き込みおよび読出が行われる。

このように、本発明によれば、音程を高いほうに変調
する場合に、変調度デジタル信号の補数を第２の分周回
路の分周基準値として用いるとともに、音程を低いほう
に変調する場合とは逆に第１のアドレスカウンタの出力
を読出アドレス、第２のアドレスカウンタの出力を書込
アドレスとして用いる。このため、音程を高いほうに変
調する場合にも、音程を低いほうに変調出力する場合と
同様に高い変調度分解能を発揮することができる。

［実施例］ 次に、本発明の好適な実施例を図面に基づき説明す
る。なお、前記従来装置と対応する部材には同一符号を
付してその説明を省略する。

第１図には、本発明の音程変調回路の一例が示されて
いる。

本実施例において、前記音程変調レベル設定回路26
は、第４図に示すように「０」〜「15」の16段階にわた
って変調レベルが設定可能に形成され、設定されたレベ
ルに応じて、D1〜D4データからなる４ビットの変調度デ
ジタル信号を出力する。

本発明の特徴は、第２の分周回路34と、書込読出制御
回路32とを用い、音信号を低いほうにも高いほうにも同
じように高い変調度分解能をもって変調出力するように
形成したことにある。

本発明において、前記第２の分周回路34は、変調度デ
ジタル信号に基づき、音程を低いほうに変調するか高い
ほうに変調するかを判断する。そして、低いほうに変調
する場合には変調度デジタル信号をそのまま分周基準値
として用い、クロック信号を分周し分周信号を出力す
る。また音程を高いほうに変調する場合には、変調度デ
ジタル信号の補数を分周基準値として用い、クロック信
号を分周し分周信号を出力するよう形成されている。

実施例において、この第２の分周回路34は、分周基準
値の演算回路として用いられる反転器30と、４ビットカ
ウンタ22Bと、比較器24とを含む。前記４ビットカウン
タ22Bと、比較器24は、第５図に示す従来装置と同様に
形成されている。

また、前記反転器30は、音程変調レベル設定回路26か
ら出力される変調度デジタル信号に基づき、音程を高い
ほうに変調するか低いほうに変調するかを判断する。そ
して、低いほうに変調する場合には変調度デジタル信号
をそのまま分周基準値として比較基24へ向け出力する。
また、高いほうに変調する場合には、入力される変調度
デジタル信号の「１」の補数を作成し、これを分周基準
値として比較器24へ向け出力する。

第４図には、D1〜D4の４ビットの変調度デジタル信号
に対応して、反転器30から出力されるI1〜I4の４ビット
のデジタル信号が示されている。

また、前記書込読出制御回路32は、変調度デジタル信
号に基づき、音信号を低いほうに変調するか、高いほう
に変調するかを判断する。

そして、低いほうに変調する場合には、第５図に示す
回路と同様に、アドレスカウンタ12Bから出力されるア
ドレスを読出アドレス、アドレスカウンタ12Aから出力
されるアドレスを書込アドレスとするよう、切換器14、
メモリ10を制御する。このとき音程変調レベル設定回路
26から出力される変調度デジタル信号は、反転器30を介
してそのまま分周基準値として比較器24に入力されるた
め、比較器24は基準クロックを「８」〜「15」の合計８
段階に渡って分周出力する分周カウンタとして機能する
ことになる。

このため、音程変調レベル設定回路26から出力される
変調度デジタル信号を「８」〜「15」の８段階にわたっ
て切替えることにより、アドレスカウンタ12Aのカウン
ト周期（書込アドレスのインクリメント速度）に対する
アドレスカウンタ12Bのカウント周期（読出アドレスの
インクリメント速度）を８段階にわたり相対的に長く
（遅く）設定することができる。

ここにおいて、例えば変調度デジタル信号を「15」に
設定すると、アドレスカウンタ12Aの出力する書込アド
レスは、アドレスカウンタ12Bの出力する読出アドレス
の約２倍のインクリメント速度となり、これにより入力
される音信号100に比べ出力される音信号110の周波数は
約1/2倍となり、１オクターブには達しないが、これに
近いレベルまで音程を低いほうに変調出力することがで
きる。

従って、本実施例によれば、音信号を低いほうに変調
する場合に、１オクターブ当たり少なくとも８段階の高
い変調度分解能を得ることができる。

また、これとは逆に、音信号を高いほうに変調する場
合には、アドレスカウンタ12Bから出力されるアドレス
を書込みアドレス、アドレスカウンタ12Aから出力され
るアドレスを読出アドレスとするよう、切換器14、メモ
リ10を制御する。このとき音程変調レベル設定回路26か
ら出力される「０」〜「７」の変調度デジタル信号は、
前述したように反転器30により「１」の補数に変換さ
れ、分周基準値として比較器24に入力されるため、比較
器24は基準クロックを８〜15の合計８段階に渡って分周
出力する分周カウンタとして機能することになる。

このため、音程変調レベル設定回路26を用い、変調度
デジタル信号を０〜７の８段階にわたり適宜切換えるこ
とにより、アドレスカウンタ12Aのカウント周期（読出
アドレスのインクリメント速度）に対し、アドレスカウ
ンタ12Bのカウント周期（書込アドレスのインクリメン
ト速度）を８段階にわたり相対的に長く（遅く）設定す
ることができる。

従って、例えば変調度デジタル信号を「０」に設定す
ると、アドレスカウンタ12Aの出力する読出アドレス
は、アドレスカウンタ12Bの出力する書込アドレスの約
２倍のインクリメント速度となり、これにより入力され
る音信号100に比べ出力される音信号110の周波数は約２
倍となり、１オクターブには達しないが、これに近いレ
ベルまで音程を高いほうに変調出力することができる。

このようにして、本実施例によれば、音信号を高いほ
うに変調する場合でも、１オクターブあたり少なくとも
８段階の分解能を得ることができる。

以上説明したように、本発明によれば、第８図に示す
ごとく、音程変調レベル設定回路26から出力される変調
度デジタル信号の値に応じて、メモリ10に入力される読
出アドレスカウントおよび書込アドレスカウントのアド
レス切替え速度比を制御することができる。

従って、本発明によれば、音信号を低いほうに変調す
る場合でも高いほうに変調する場合でも、高い変調度分
解能をもって音程の変調を行うことが可能となる。

具 体 例 次に、音程変調回路の詳細な回路構成の一例を第２図
に基づき説明する。

実施例において、A/D変換器18Aを介して入力される音
信号100は、ゲート回路19を介してメモリ10のD0〜D5の
端子へ入力される。また、メモリ10のD0〜D5の端子から
出力される音信号は、D/A変換器18Bを介して音信号110
として出力される。ここにおいて、前記ゲート19は、メ
モリ10のD0〜D5の端子から出力される音信号と、A/D変
換器18Aからメモリ10へ出力される信号とが衝突するこ
とを防止するために用いられている。

また、実施例の第１の分周回路22Aは、後述する４ビ
ットカウンタ22Bと同一構造の４ビットカウンタを用い
て形成されており、Ｅ端子から入力されるパルスの立ち
上がりおよび立ち下がりに同期して、そのQ1〜Q4端子か
ら出力される４ビットカウント値をインクリメントする
よう形成されている。従って、そのQ1端子から出力され
るパルスは、Ｅ端子から入力されるパルスと同一位相お
よび同一周期となる。このため、実施例の分周回路22A
は、Ｅ端子から基準クロックが４パルス分入力されると
Q4端子の出力がＨレベルに立ち上がり、さらに基準クロ
ックが４パルス分入力されることにより、Q4端子の出力
はＬレベルに立ち下がる８パルス周期の分周器となる。

そして、この第１の分周回路22Aは、そのQ4端子から
の出力信号をアドレスカウンタ12Aに向け出力してい
る。

また、本実施例の第２の分周回路34は、反転器30と、
カウンタ22Bと、比較器24とを含む。

そして、前記カウンタ22Bは、４ビット・サイクリッ
ク・カウンタとして形成されており、分周回路22AのQ1
端子から出力されるパルスの立ち下がりおよび立ち上が
りに同期して、そのQ1〜Q4端子から出力される４ビット
のカウント値を順次インクリメントするよう形成されて
いる。従って、この４ビット・サイクリック・カウンタ
22Bは、前記分周回路22Aと同じ速度、同じタイミングで
そのカウント動作を行うことになる。そして、Q1〜Q4端
子のカウント値を比較器24へ向け出力している。

第３図には、基準クロックに対する第１の分周回路22
およびカウンタ22Bの出力タイミングチャートが示され
ている。同図に示すように、第１の分周回路22Aは、そ
のQ4出力を分周パルスとして出力しているため、基準ク
ロック８周期分が分周パルスの１周期分に相当すること
になる。

また、実施例の音程変調レベル設定回路26は、４ボル
トの基準電圧発生回路26aと、４ボルト〜５ボルトの間
で任意の電圧を設定出力する設定回路26bと、基準電圧
と分圧出力とを比較し設定回路26bの設定値に応じた変
調度デジタル信号を反転器30へ向け出力するデジタル変
調器26cとを含む。

実施例において、デジタル変調器26cは、カウンタ22B
のビット数に対応した４ビットの出力端子D1〜D4を有
し、設定回路26bの設定値に応じて０〜15の合計16段階
の変調度デジタル信号を４ビットデータとして出力す
る。

第４図には、０〜15の合計16段階の設定値に対応し
て、デジタル変調器26cの各出力端子D1〜D4から出力さ
れる４ビット信号が示されている。

同図に示すように、変調度デジタル信号を「８」より
高い値に設定すればするほど音信号を低い音程に変調出
力することができる。また、変調度デジタル信号を
「７」より低い値に設定すればするほど音信号を高い音
程に変調出力することができる。

ここにおいて、デジタル変調器26cのD1〜D4の出力
は、音程を高いほう（変調度デジタル信号が７以下）に
変調出力する場合には、その再上位ビットの出力D4が
「０」を示す。従って、デジタル変調器26cのD4出力を
監視することにより、音信号を低いほうに変調するの
か、高いほうに変調するのかを判断することができる。

このため、実施例の反転器30は、D4の出力信号を反転
出力するインバータ30aと、このインバータ30aの出力と
前記各D1〜D3の出力がそれぞれ入力される３個の排他的
オア回路36b,36c,36cと、を含み、D4＝１のときには、D
1〜D3出力をそのまま比較器24へ向け出力し、D4＝０の
とき、D1〜D3出力の「１」の補数を演算し、その演算値
を比較器24へ向け出力するように形成されている。

第４図には、変調度デジタル信号D1〜D4に対応して前
記各ゲート30b〜30dから出力される信号が示されてい
る。

また、実施例の比較器24は、４個の入力ゲート24a〜2
4dと、これら各ゲートの出力が入力されるアンドゲート
24eとを含む。前記各ゲート24a〜24dの一方の入力端子
には、前記カウンタ22BのQ1〜Q4の値がそれぞれ入力さ
れ、また前記ゲート24a〜24cの他方の入力端子にはゲー
ト30b〜30dの出力信号が入力され、またゲート24dの他
方の入力端子はＨレベルに固定されている。

従って、この比較器24は、反転器30の各ゲート30b〜3
0dから出力される信号と、カウンタ22bのQ1〜Q3から出
力される信号とが一致し、しかもカウンタ22bのQ4から
「１」の信号が出力されている場合に、分周信号をイン
バータ25を介してアドレスカウンタ12Bへ向け出力し、
これと同時にこの分周信号を用いてカウンタ22bをリセ
ットする。

たとえば、変調度デジタル信号を「８」または「７」
に設定すると、カウンタ22bのカウント値が８に達する
と同時に比較器24からは分周信号が出力される。また、
変調度デジタル信号を「９」または「６」に設定する
と、カウンタ22Bのカウント値が９に達すると同時に比
較器24から分周信号が出力される。

このように、本実施例においては、変調度デジタル信
号が「７」「６」…「０」に設定されると、比較器24か
らは、変調度デジタル信号が「８」「９」…「15」にそ
れぞれ設定された場合と同じタイミングで分周信号が出
力されることとなる。

本実施例の特徴は、変調度デジタル信号を、「８」以
上の値に設定した場合には、第１のアドレスカウンタ12
Aから出力されるアドレス信号を書込アドレス、第２の
アドレスカウンタ12Bから出力されるアドレス信号を読
出アドレスとして用い、また変調度デジタル信号を
「７」以下の値に設定した場合には、前述とは逆に第２
のアドレスカウンタ12Bから出力される信号を書込アド
レス、第１のアドレスカウンタ12Aから出力されるアド
レスを読出アドレスとして用いたことにある。

このような制御を行うため、実施例の書込・読出制御
回路32は、発振器20から出力される基準クロックとデジ
タル変調器26cから出力されるD4出力とに基づき切換器1
4を制御する。そして、D4出力が「１」を示すとき、す
なわち音程を低いほうに変調出力する場合には、第１の
アドレスカウンタ12Aの出力を書込アドレス、第２のア
ドレスカウンタ12Bの出力を読出アドレスとしてメモリ1
0へ向け出力し、またD4出力が「０」のとき、すなわち
音程を高いほうに変調出力する場合には、アドレスカウ
ンタ12Aの出力を読出アドレス、アドレスカウンタ12Bの
出力を書込アドレスとしてメモリ10へ向け出力するよう
制御している。

これと同時に、実施例の書込・読出制御回路32は、メ
モリ10のライトイネーブル端子WEに所定のタイミングで
書込許可信号または書込禁止信号を入力することによ
り、切換器10を介して書込アドレスが出力されている場
合にはメモリ20を書込可能状態に、また切換器10を介し
て読出アドレスが出力されている場合にはメモリ10を読
出可能状態に制御している。

以上説明したように、本実施例によれば、音信号を低
いほうに変調出力する場合には、アドレスカウンタ12A
から出力されるアドレスを書込アドレス、アドレスカウ
ンタ12Bから出力されるアドレスを読出アドレスとする
ような切換器14およびメモリ10が制御される。このた
め、音程変調レベル設定回路26から出力される変調度デ
ジタル信号を「８」〜「15」の８段階にわたって切替え
ることにより、アドレスカウンタ12Aのカウント周期に
対するアドレスカウンタ12Bのカウント周期を８段階に
わたり相対的に長く設定することができ、音信号の低い
ほうに変調する場合に、１オクターブあたり少なくとも
８段階の分解能を得ることができる。

また、これとは逆に音程信号を高い方に変調出力する
場合には、アドレスカウンタ12Aから出力されるアドレ
スを読出アドレス、アドレスカウンタ12Bから出力され
るアドレスを書込アドレスとして出力するよう切換器1
4、メモリ10が制御される。

従って、音程変調レベル設定回路26を用い、変調度デ
ジタル信号を「０」〜「７」の８段階にわたり適宜切換
えることにより、アドレスカウンタ12Aのカウント周期
に対するアドレスカウンタ12Bのカウント周期を８段階
にわたり相対的に長く設定することができ、音信号を高
いほうに変調する場合にも、１オクターブあたり少なく
とも８段階の分解能を得ることができる。

このように、実施例の音程変調回路は、音程を低いほ
うに変調する場合のみならず、音程を高いほうに変調す
る場合にも、１オクターブあたり８段階の変調度分解能
を有し、変調度の調製を極めて良好に行うことができ
る。

なお、本実施例は前述した実施例に限定されるもので
はなく、その要旨の範囲内で各種の変形実施例が可能で
ある。

たとえば、本実施例においては、音程変調レベル設定
回路26から「１」〜「15」の合計16段階の変調度デジタ
ル信号を出力する場合を例にとり説明したが、本発明に
於いては、この変調度デジタル信号を必要に応じて16段
階より多く設定することも、また少く設定することもで
きる。

また、前記実施例においては、メモリ10へのデータの
書込、読出を、第６図に示すようにアドレス０番地から
ｎ番地へ向け繰返して行うよう形成したものを例とり説
明したが、本発明はこれに限らずたとえば読出アドレス
範囲を適宜設定し、設定された範囲内でデータの書込お
よび読出を行うよう形成してもよい。

また、本発明において、前記第２の分周回路34は、分
周基準値演算回路と、カウンタとを用いて形成すること
もできる。

この場合には、分周基準値演算回路を用い、音程を低
いほうに変調するか高いほうに変調するかを、変調度デ
ジタル信号に基づき判断する。そして、低いほうに変調
する場合には変調度デジタル信号をそのまま分周基準値
として出力し、高いほうに変調する場合には変調度デジ
タル信号の補数を分周基準値として出力する。

そして、カウンタは、クロック信号に基づき例えば前
記分周基準値をダウンカウントし、そのカウント値が所
定値に達したとき分周信号を出力するよう形成すればよ
い。

また、前記実施例においては、第２の分周回路34およ
び書込読出制御回路32が、それぞれ独立に、音程を高い
ほうに変調するか低いほうに変調するかを判断してい
た。しかし、本発明はこれに限定されるものではなく、
例えば、変調度デジタル信号に基づき、音程を低いほう
に変調するか高いほうに変調するかを判断する手段を別
個独立に設け、その判断結果を第２の分周回路34および
書込読出制御回路32へ向け出力するように形成してもよ
い。

［発明の効果］ 以上説明したように、本発明によれば、カット＆スプ
ライス法を用いた音程変調回路において、音信号を低い
ほうに変調出力する場合のみならず、高いほうへ変調出
力する場合でも、高い変調度分解能をもって音程の変調
出力を行うことができる。

【図面の簡単な説明】

第１図は本発明に係る音程変調回路の好適な実施例を示
すブロック回路図、 第２図は第１図に示す回路の具体的な構成の一例を示す
回路図、 第３図は第２図に示す回路各部のタイミングチャート
図、 第４図は第２図に示す音程変調レベル設定回路および反
転器の出力の説明図、 第５図は従来の音程変調回路の一例を示すブロック回路
図、 第６図は第５図に示す回路に用いられるメモリの説明
図、 第７図および第８図は前記第１図および第５図に示す回
路の動作説明図である。 10……メモリ 12A……第１のアドレスカウンタ 12B……第２のアドレスカウンタ 14……切換器 20……発振器 22A……第１の分周回路 22B……カウンタ 24……比較器 26……音程変調レベル設定回路 30……反転器 32……書込・読出制御回路 34……第２の分周回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】入力された音信号を、書込アドレスに従っ
   て順次記憶し読出アドレスに従って順次出力するメモリ
   を有し、前記書込アドレスおよび読出アドレスのアドレ
   ス切替速度比を制御することにより、入力された音信号
   の音程を変調して出力する音程変調回路において、 クロック信号を出力する発振器と、 クロック信号を所定分周基準値に基づき分周出力する第
   １の分周回路と、 この分周回路の出力に基づき第１のアドレス信号を出力
   する第１のアドレスカウンタと、 任意の音程変調レベルが設定され、設定されたレベルに
   従って変調度デジタル信号を出力する音程変調レベル設
   定回路と、 音程を低いほうに変調する場合には、変調度デジタル信
   号をそのまま分周基準値として用いクロック信号を分周
   し、また音程を高いほうに変調する場合には、変調度デ
   ジタル信号の補数を分周基準値として用いクロック信号
   を分周する第２の分周回路と、 前記第２の分周回路の出力に基づき第２のアドレス信号
   を出力する第２のアドレスカウンタと、 音程を低いほうに変調する場合には、第２のアドレス信
   号を読出アドレス、第１のアドレス信号を書込アドレス
   としてメモリへ向け出力し、また音程を高いほうに変調
   する場合には、第１のアドレス信号を読出アドレス、第
   ２のアドレス信号を書込アドレスとしてメモリへ向け出
   力するよう制御する制御回路と、 を含み、高い変調度分解能をもって音程を低いほうにも
   高いほうにも変調することを特徴とする音程変調回路。
2. 【請求項２】特許請求の範囲（１）記載の回路におい
   て、 前記第２の分周回路は、 前記クロック信号をカウント出力するカウンタと、 音程を低いほうに変調する場合には変調度デジタル信号
   をそのまま分周基準値として出力し、音程を高いほうに
   変調する場合には変調度デジタル信号の補数を分周基準
   値として出力する演算回路と、 前記カウンタのカウント値と演算回路の出力とを比較
   し、両者が一致したときに分周信号を出力するととも
   に、前記カウンタをリセットする比較器と、 を含むことを特徴とする音程変調回路。
3. 【請求項３】特許請求の範囲（１）記載の回路におい
   て、 前記第２の分周回路は、 音程を低いほうに変調する場合には変調度デジタル信号
   をそのまま分周基準値として出力し、音程を高いほうに
   変調する場合には変調度デジタル信号の補数を分周基準
   値として出力する演算回路と、 前記クロック信号に基づき前記分周基準値をダウンカウ
   ントし、そのカウント値が所定値に達したとき分周信号
   を出力するカウンタと、 を含むことを特徴とする音程変調回路。